基于接口驱动电路的校正电路及校正方法与流程

1.本发明属于接口电路的技术领域，涉及一种校正方法，特别是涉及一种基于接口驱动电路的校正电路及校正方法。


背景技术：

2.目前，在高速接口电路中，通常很多都是固定的负载阻抗，如单端负载阻抗(rl,sgl)50欧姆，差分负载阻抗(rl,diff)100欧姆，为了应对芯片制造工艺偏差的影响，通常需要对内部驱动电路的阻抗进行校正，以获得更高的性能。
3.在现有的技术方案中，通常会串联可控的mos(metal oxide semiconductor，金属氧化物半导体)管。在具体实施中，有的通过控制串联mos管的栅端电压来实现，有的则是通过改变串联mos管的个数来实现。上述两种方法都是通过控制串联晶体管的阻抗实现特定的输出阻抗控制，因此需要在输出驱动电路的每一个单元里都要加入对应的阻抗调节晶体管或阵列，由此存在以下缺点：(1)增加了输出驱动电路的面积以及复杂度。(2)实际某些应用中对阻抗的偏差不敏感，现有的校正方案将校正的电路和驱动电路放在一起实现，灵活度欠缺。
4.因此，如何解决现有技术无法在降低驱动电路面积及复杂度的同时提高校正电路实现的灵活性等缺陷，成为本领域技术人员亟待解决的技术问题。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于接口驱动电路的校正电路及校正方法，用于解决现有技术无法在降低驱动电路面积及复杂度的同时提高校正电路实现的灵活性的问题。
6.为实现上述目的及其他相关目的，本发明一方面提供一种基于接口驱动电路的校正电路，应用于接口驱动电路中，所述接口驱动电路包括主驱动单元；所述基于接口驱动电路的校正电路包括：至少一个切片单元，与所述主驱动单元连接；所述切片单元作为所述接口驱动电路阻抗调节的校正单元；数字逻辑单元，与所述切片单元连接，用于控制不同的所述切片单元与所述主驱动单元的接通与断开；阻抗校正单元，与所述数字逻辑单元连接，用于根据所述主驱动单元和所述切片单元组成的整体电路结构进行判决，生成数字控制码，以使所述数字逻辑单元根据所述数字控制码控制不同的所述切片单元与所述主驱动单元的接通与断开。
7.于本发明的一实施例中，所述切片单元包括pmos管和nmos管；所述数字逻辑单元分别对所述切片单元中pmos管组成的上拉路径和nmos管组成的下拉路径单独控制，使得所述主驱动单元的上拉路径和下拉路径的阻抗进行分别校正。
8.于本发明的一实施例中，所述主驱动单元包括上拉电阻、下拉电阻和至少一个主切片单元。
9.于本发明的一实施例中，所述阻抗校正单元根据所述主驱动单元和所述切片单元
组成的整体电路结构进行判决，生成数字控制码，包括：确定所述上拉电阻的阻值、所述下拉电阻的阻值、所述主切片单元的个数、所述切片单元的个数以及差分负载阻抗；根据电源电压、差分负载阻抗、所述主切片单元的个数、所述切片单元的个数确定电流源的电流值；根据所述电流值生成数字控制码。
10.于本发明的一实施例中，所述阻抗校正单元包括比较器和数字电路；在所述主驱动单元的上拉路径阻抗校正过程中，所述阻抗校正单元通过所述比较器和所述数字电路进行判决，生成所述数字控制码，控制所述主驱动单元中镜像驱动部分的压降为第一预设比例的电源电压。
11.于本发明的一实施例中，在所述主驱动单元的上拉路径阻抗校正过程中，将上拉路径的电压选通至所述比较器的正端，所述第一预设比例的电源电压选通至所述比较器的负端；确定所述切片单元中pmos管的个数和nmos管的个数；固定所述nmos管的个数，通过所述数字逻辑单元改变接通至所述主驱动单元的pmos管的个数，调整所述上拉路径的电压，直至所述上拉路径的输出阻抗与目标值之前处于预设范围内结束校正。
12.于本发明的一实施例中，在所述主驱动单元的下拉路径阻抗校正过程中，所述阻抗校正单元通过所述比较器和所述数字电路进行判决，生成所述数字控制码，控制所述主驱动单元中镜像驱动部分的压降为第二预设比例的电源电压。
13.为实现上述目的及其他相关目的，本发明另一方面提供一种基于接口驱动电路的校正方法，应用于接口驱动电路中，所述接口驱动电路包括主驱动单元，至少一个切片单元，与所述主驱动单元连接；所述基于接口驱动电路的校正方法包括：基于所述主驱动单元和所述切片单元组成的整体电路结构进行判决，生成数字控制码；根据所述数字控制码控制不同的所述切片单元与所述主驱动单元的接通与断开。
14.于本发明的一实施例中，所述主驱动单元包括上拉电阻、下拉电阻和至少一个主切片单元；所述基于所述主驱动单元和所述切片单元组成的整体电路结构进行判决，生成数字控制码的步骤，包括：在所述主驱动单元的上拉路径阻抗校正过程中，通过所述上拉电阻的阻值、所述下拉电阻的阻值、所述主切片单元的个数、所述切片单元的个数以及差分负载阻抗进行判决，生成所述数字控制码，控制所述主驱动单元中镜像驱动部分的压降为第一预设比例的电源电压。
15.于本发明的一实施例中，在所述主驱动单元的上拉路径阻抗校正过程中，将上拉路径的电压选通至比较器的正端，所述第一预设比例的电源电压选通至所述比较器的负端；其中，所述比较器用于校正的判决；确定所述切片单元中pmos管的个数和nmos管的个数；固定所述nmos管的个数，改变接通至所述主驱动单元的pmos管的个数，调整所述上拉路径的电压，直至所述上拉路径的输出阻抗与目标值之前处于预设范围内结束校正。
16.如上所述，本发明所述的基于接口驱动电路的校正电路及校正方法，具有以下有益效果：
17.本发明通过将校正电路与驱动电路分离开，实现比较灵活的配置。
18.提供了分离的校正电路，可以通过简单的改变校正单元中切片单元的个数，来改变驱动电路的阻抗调节的范围。本发明的校正只需要一个比较器，并且可以复用其他功能校正的比较器。
19.本发明校正方法有效的降低了输出驱动单元的复杂度，无需每个单元串联相应的
阻抗调节晶体管，有效的减小了驱动电路的面积，以及带来的寄生电容。
附图说明
20.图1显示为本发明的基于接口驱动电路的校正电路于一实施例中的结构示意图。
21.图2显示为本发明的基于接口驱动电路的校正电路于一实施例中的阻抗校正原理图。
22.图3显示为本发明的基于接口驱动电路的校正电路于一实施例中的上拉路径校正原理图。
23.图4显示为本发明的基于接口驱动电路的校正电路于一实施例中的下拉路径校正原理图。
24.图5显示为本发明的基于接口驱动电路的校正电路于一实施例中的接口驱动电路校正原理图。
25.图6显示为本发明的基于接口驱动电路的校正电路于一实施例中的切片单元设计原理图。
26.图7显示为本发明的基于接口驱动电路的校正方法于一实施例中的原理流程图。
27.元件标号说明
[0028]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
切片单元
[0029]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
数字逻辑单元
[0030]3ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阻抗校正单元
[0031]
s71～s72
ꢀꢀꢀꢀꢀꢀꢀ
步骤
具体实施方式
[0032]
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0033]
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0034]
本发明所述的基于接口驱动电路的校正电路及校正方法实现了将校正电路与驱动电路分开，通过简单的改变校正电路中切片单元的个数，来改变驱动电路的阻抗调节的范围。
[0035]
以下将结合图1至图7详细阐述本实施例的一种基于接口驱动电路的校正电路及校正方法的原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本实施例的基于接口驱动电路的校正电路及校正方法。
[0036]
请参阅图1，显示为本发明的基于接口驱动电路的校正电路于一实施例中的结构示意图。如图1所示，本发明所述的基于接口驱动电路的校正电路，应用于接口驱动电路中，
所述接口驱动电路包括主驱动单元；所述基于接口驱动电路的校正电路包括：切片单元1、数字逻辑单元2和阻抗校正单元3。
[0037]
至少一个切片单元1与所述主驱动单元连接；所述切片单元1作为所述接口驱动电路阻抗调节的校正单元。
[0038]
所述数字逻辑单元2与所述切片单元1连接，用于控制不同的所述切片单元1与所述主驱动单元的接通与断开。
[0039]
所述阻抗校正单元3与所述数字逻辑单元2连接，用于根据所述主驱动单元和所述切片单元1组成的整体电路结构进行判决，生成数字控制码，以使所述数字逻辑单元2根据所述数字控制码控制不同的所述切片单元1与所述主驱动单元的接通与断开。
[0040]
请参阅图2，显示为本发明的基于接口驱动电路的校正电路于一实施例中的阻抗校正原理图。如图2所示，所述切片单元包括pmos管和nmos管。具体地，校正电路包括m个切片单元。
[0041]
所述数字逻辑单元分别对所述切片单元中pmos管组成的上拉路径和nmos管组成的下拉路径单独控制，使得所述主驱动单元的上拉路径和下拉路径的阻抗进行分别校正。
[0042]
具体地，数字控制码code
p
通过所述数字逻辑单元对所述切片单元中pmos管组成的上拉路径进行控制，数字控制码coden通过所述数字逻辑单元对所述切片单元中nmos管组成的下拉路径进行控制。
[0043]
于一实施例中，所述主驱动单元包括上拉电阻、下拉电阻和至少一个主切片单元。具体地，主驱动单元自身包括n个切片单元，即n个主切片单元。
[0044]
于一实施例中，所述阻抗校正单元根据所述主驱动单元和所述切片单元组成的整体电路结构进行判决，生成数字控制码，包括：
[0045]
(1)确定所述上拉电阻的阻值、所述下拉电阻的阻值、所述主切片单元的个数、所述切片单元的个数以及差分负载阻抗。
[0046]
(2)根据电源电压、差分负载阻抗、所述主切片单元的个数、所述切片单元的个数确定电流源的电流值。
[0047]
(3)根据所述电流值生成数字控制码。
[0048]
请参阅图3，显示为本发明的基于接口驱动电路的校正电路于一实施例中的上拉路径校正原理图。如图3所示，对于每一个驱动单元来说，上拉电阻为rp
unit
，下拉电阻为rn
unit
，差分负载阻抗为r
l,diff
，主驱动单元的切片单元个数为n，用于校正的校正电路中的切片单元个数为m。校正范围近似为
±
(m/2)/(n+m/2)，校正精度为1/(n+m/2)。
[0049]
那么校正完成后，实际的阻抗应为：
[0050]
rp
unit
/(n+code
p
)＝rl
diff
/2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(1)
[0051]
rn
unit
/(n+coden)＝rl
diff
/2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(2)
[0052]
以上拉路径阻抗校正为例，校正电路通过比较器和对应的数字电路判决调节数字控制码，使得在镜像的驱动电路单元上的压降为0.25
·
avdd(于不同的实施例中，也可以是其他指定的电压值)，此时对于上拉阻抗校正电路而言，mn2和mn1电流源的镜像比例为(n+m/2):(n+codep)，即：
[0053]
icc
˙
(n+m/2)/(n+code
p
)
·
rp
unit
＝0.25
·
avdd
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(3)
[0054]
rp
unit
/(n+code
p
)＝0.25
·
avdd/[icc
·
(n+m/2)]
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(4)
[0055]
其中，icc表示恒定电流源，ipp表示反比于多晶硅电阻阻值的电流源。
[0056]
结合公式(1)和(4)，只要使得：
[0057]
icc＝0.5
·
avdd/[rl
diff
·
(n+m/2)]
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(5)
[0058]
由此可知，电流值icc与上拉路径和下拉路径的实际阻抗无关，是个独立的值。
[0059]
于一实施例中，所述阻抗校正单元包括比较器和数字电路；在所述主驱动单元的上拉路径阻抗校正过程中，所述阻抗校正单元通过所述比较器和所述数字电路进行判决，生成所述数字控制码，控制所述主驱动单元中镜像驱动部分的压降为第一预设比例的电源电压。
[0060]
具体地，所述主驱动单元的上拉路径阻抗校正过程包括：
[0061]
(1)将上拉路径的电压选通至所述比较器的正端，所述第一预设比例的电源电压选通至所述比较器的负端。
[0062]
(2)确定所述切片单元中pmos管的个数和nmos管的个数。
[0063]
(3)固定所述nmos管的个数，通过所述数字逻辑单元改变接通至所述主驱动单元的pmos管的个数，调整所述上拉路径的电压，直至所述上拉路径的输出阻抗与目标值之前处于预设范围内结束校正。
[0064]
请参阅图5和图6，分别显示为本发明的基于接口驱动电路的校正电路于一实施例中的接口驱动电路校正原理图和本发明的基于接口驱动电路的校正电路于一实施例中的切片单元设计原理图。结合图5和图6，其中，n＝35，m＝31，avdd为1v。每个切片单元的rp
unit
为2.5k，此时不需要校正，codep＝15(即公式(5)中m/2取15)，则：icc＝100μa。
[0065]
若实际制造导致rp
unit
偏大为2.88k，若不校正，上拉路径的输出阻抗(rp)为2.88k/(35+15)＝57.6ω，校正电路需要对上拉路径阻抗进行校正，此时cal_sel为0，sp闭合，sn断开，并将上拉路径的电压vup选通到比较器的正端，0.75
·
avdd选到比较器的负端。校正电路中mn2个数固定为50个，通过数字逻辑改变mn1的个数(35+codep)来调节vup的值，该电压值随着mn1的个数增加而增加。当调节mn1的个数为58(codep＝23)时，vup＝avdd-100μ
·
50/57
·
2.88k＝0.747v。
[0066]
此时，仍小于0.75
·
avdd，比较器输出为0，继续增加到使得mn1的个数为59(codep＝24)时，vup＝avdd-100μ
·
50/58
·
2.88k＝0.756v。
[0067]
此时，小于0.75
·
avdd，比较器输出为0，此时校正结束，得到数字码code
p
，并赋给校正单元。这时驱动电路正常工作时，上拉路径的输出阻抗(rp)为2.88k/(35+24)＝48.8ω，比较接近目标值。若将切片单元分的更细，则可以使得校正结果更趋近于目标值。
[0068]
请参阅图4，显示为本发明的基于接口驱动电路的校正电路于一实施例中的下拉路径校正原理图。如图4所示，在所述主驱动单元的下拉路径阻抗校正过程中，所述阻抗校正单元通过所述比较器和所述数字电路进行判决，生成所述数字控制码，控制所述主驱动单元中镜像驱动部分的压降为第二预设比例的电源电压。图4是与图3对应的，呈现了下拉路径的校正原理，数字控制码coden控制镜像的下拉切片单元中的nmos管，通过所述比较器和所述数字电路进行判决，生成所述数字控制码码coden，控制所述主驱动单元中镜像驱动部分的压降为第二预设比例的电源电压0.25
·
avdd。
[0069]
与公式(1)至公式(5)中描述的上拉路径阻抗校正同理，对于下拉路径阻抗校正电路而言，有：
[0070]
rn
unit
/(n+coden)＝0.25
·
avdd/[icc
·
(n+m/2)]
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(6)
[0071]
因此，只需要通过公式(5)确定对应的icc电流源的大小，就能完成驱动电路的校正。
[0072]
于实际应用中，第一预设比例的电源电压与第二预设比例的电源电压可以相同，也可以不相同，例如，上拉路径电压对应0.75
·
avdd，压降即第一预设比例的电源电压是avdd-0.75
·
avdd＝0.25
·
avdd。下拉路径电压对应0.25
·
avdd，压降即第二预设比例的电源电压是0.25
·
avdd-0＝0.25
·
avdd。
[0073]
请参阅图7，显示为本发明的基于接口驱动电路的校正方法于一实施例中的原理流程图。如图7所示，应用于接口驱动电路中，所述接口驱动电路包括主驱动单元，至少一个切片单元，与所述主驱动单元连接；所述基于接口驱动电路的校正方法具体包括以下几个步骤：
[0074]
s71，基于所述主驱动单元和所述切片单元组成的整体电路结构进行判决，生成数字控制码。
[0075]
s72，根据所述数字控制码控制不同的所述切片单元与所述主驱动单元的接通与断开。
[0076]
于一实施例中，所述主驱动单元包括上拉电阻、下拉电阻和至少一个主切片单元；所述基于所述主驱动单元和所述切片单元组成的整体电路结构进行判决，生成数字控制码的步骤，包括：
[0077]
在所述主驱动单元的上拉路径阻抗校正过程中，通过所述上拉电阻的阻值、所述下拉电阻的阻值、所述主切片单元的个数、所述切片单元的个数以及差分负载阻抗进行判决，生成所述数字控制码，控制所述主驱动单元中镜像驱动部分的压降为第一预设比例的电源电压。
[0078]
具体地，所述主驱动单元的上拉路径阻抗校正过程包括：
[0079]
(1)将上拉路径的电压选通至比较器的正端，所述第一预设比例的电源电压选通至所述比较器的负端；其中，所述比较器用于校正的判决。
[0080]
(2)确定所述切片单元中pmos管的个数和nmos管的个数。
[0081]
(3)固定所述nmos管的个数，改变接通至所述主驱动单元的pmos管的个数，调整所述上拉路径的电压，直至所述上拉路径的输出阻抗与目标值之前处于预设范围内结束校正。
[0082]
本发明所述的基于接口驱动电路的校正方法的保护范围不限于本实施例列举的步骤执行顺序，凡是根据本发明的原理所做的现有技术的步骤增减、步骤替换所实现的方案都包括在本发明的保护范围内。
[0083]
本发明所述的基于接口驱动电路的校正电路的原理与所述的基于接口驱动电路的校正方法一一对应，本发明所述的基于接口驱动电路的校正电路可以实现本发明所述的基于接口驱动电路的校正方法，但本发明所述的基于接口驱动电路的校正方法的实现装置包括但不限于本实施例列举的基于接口驱动电路的校正电路的结构，凡是根据本发明的原理所做的现有技术的结构变形和替换，都包括在本发明的保护范围内。
[0084]
综上所述，本发明所述基于接口驱动电路的校正电路及校正方法可以通过将校正电路与驱动电路分离开，实现比较灵活的配置。分离的校正电路可以通过简单的改变校正
单元中切片单元的个数，来改变驱动电路的阻抗调节的范围。本发明的校正只需要一个比较器，并且可以复用其他功能校正的比较器。本发明校正方法有效的降低了输出驱动单元的复杂度，无需每个单元串联相应的阻抗调节晶体管，有效的减小了驱动电路的面积，以及带来的寄生电容。本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
[0085]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。