开关电源设备的制作方法

1.本发明的实施例总体涉及供电设备，并且更具体地涉及一种开关电源设备。


背景技术：

2.开关电源设备属于一种供电设备，其是利用现代的电力电子技术，控制开关管开通和关断的时间比率，以维持稳定输出电压的一种电源，其输出电压用作相应的终端设备的供电电压。开关电源设备具有转换效率高、体积小、功耗低、成本低等特点，因此目前已被越来越广泛地应用于各种各样的终端设备，包括通讯、电子、雷达、导航和生物医学等领域的电子设备。通常，开关电源设备使用时钟电路来控制其开关频率或工作频率，进而起到控制如上所述的时间比率的作用，因此时钟电路是影响开关电源设备的逻辑控制和整体性能的核心模块之一。在时钟电路的工作过程中，经常需要同步外部时钟，在同步外部时钟时，首先需要判断是否存在外部时钟，并在确定存在外部时钟时，将该外部时钟送入内部锁相环，以将内部振荡器的输出时钟信号的频率和相位与该外部时钟的频率和相位对齐，从而达到时钟同步的目的。
3.目前，通常通过计时的方法来为这样的芯片判断是否存在外部时钟，当外部同步时钟的频率大于相应的最低同步频率(即满足内部计时要求)时，可判定存在外部时钟，而当外部时钟的频率小于或等于该最低同步频率(即不满足内部计时要求)时，则判定不存在外部时钟。但是，由于最低同步频率受内部计时电路的限制，而内部计时电路又易受工艺、温度和工作电压的影响，而且精准的计时又需更加复杂的电路来实现，因此为了能够增强电路的可靠性并降低设计难度，目前通常使用具有较大rc值的rc电路来实现这样的计时功能。但是，较大的rc值意味着较大的芯片面积。并且随着余量的增大，当外部存在不符合要求的低频时钟时，该外部低频时钟也会被同步至芯片内部，从而在很多应用中都容易造成芯片的内部错误。另外，对于存在多路时钟来源的芯片，精准地判断出外部最低频率显得更为重要，但是基于rc电路的外部时钟同步判断电路却无法实现这样的精准判断。此外，在现有的外部时钟判断电路中，即使外部时钟的频率过快(例如，高于一定的阈值)，同步锁相环也会将内部时钟振荡器的输出时钟信号与这样的外部时钟进行同步，从而容易造成用于使用内部时钟振荡器的输出时钟信号的逻辑电路因为频率过快而出现错误甚至失效。


技术实现要素：

4.针对上述问题，本发明提供了一种开关电源设备，使得可以通过简单的电路精准地判断出外部时钟是否满足最低同步频率要求，而不会增加相应芯片的面积。
5.根据本发明的第一方面，提供了一种开关电源设备，包括时钟同步电路，所述时钟同步电路包括：外部时钟检测电路，被配置成在检测到外部时钟信号时，产生用于指示存在外部时钟的同步使能信号；锁相环电路，被配置成比较所述外部时钟信号和内部时钟振荡器的输出时钟信号，以确定所述外部时钟信号和所述输出时钟信号之间的频率差，并根据所确定的频率差对电压控制信号进行调节，使得所述输出时钟信号的频率能被调节为与所
述外部时钟信号的频率同步，所述电压控制信号与所述输出时钟信号的频率相关联；最低频率保护电路，被配置成基于所述电压控制信号确定所述外部时钟信号的频率是否小于所允许的最低同步频率，并在所述外部时钟信号的频率小于所述最低同步频率时产生同步关断信号，所述同步关断信号迫使所述外部时钟检测电路关断所述同步使能信号。
6.在一些实施例中，所述时钟同步电路还包括工作模式切换电路和最高频率保护电路，所述工作模式切换电路被配置成在所述同步使能信号开启时，将所述内部时钟振荡器从第一工作模式切换为第二工作模式；在所述第一工作模式，所述内部时钟振荡器的所述输出时钟信号为内部控制时钟信号；在所述第二工作模式，所述内部时钟振荡器的所述输出时钟信号与外部时钟信号同步；所述最高频率保护电路被配置成将所述输出时钟信号的频率与所允许的最高同步频率进行比较，以在检测到所述输出时钟信号的频率大于所述最高同步频率时，将所述输出时钟信号的频率钳位到所述最高同步频率。
7.在一些实施例中，所述最低频率保护电路包括第一电压电流转换电路、第一电流比较电路和同步关断信号生成电路，所述第一电压电流转换电路被配置成将所述电压控制信号转换成与所述电压控制信号成正比的第一电流信号；所述第一电流比较电路被配置成将所述第一电流信号与第一参考电流信号进行比较，以确定所述第一电流信号与所述第一参考电流信号之间的大小关系，所述第一参考电流信号与所述最低同步频率相关联；所述同步关断信号生成电路被配置成在所述第一电流信号小于所述第一参考电流信号时生成所述同步关断信号。
8.在一些实施例中，所述第一电压电流转换电路由nmos器件实现。
9.在一些实施例中，所述第一参考电流信号由第一直流电流源生成。
10.在一些实施例中，所述同步关断信号生成电路由同相施密特触发器实现。
11.在一些实施例中，所述外部时钟检测电路包括d触发器和sr触发器，所述d触发器的时钟控制端被配置成接收所述外部时钟信号，所述d触发器的正相输出与所述sr触发器的r输入端连接，并且所述sr触发器的s输入端被配置成接收所述同步关断信号，并且所述sr触发器的反向输出端被配置成输出所述同步使能信号。
12.在一些实施例中，所述工作模式切换电路包括第一切换电路，所述第一切换电路包括第一开关和第二电压电流转换电路，所述第二电压电流转换电路被配置成将所述电压控制信号转换为与所述电压控制信号成正比的第一电流信号，所述第一开关被配置为在所述同步使能信号开启时闭合，以允许所述第一切换电路将所述第一电流信号提供给所述内部时钟振荡器，使得所述内部时钟振荡器以所述第二工作模式工作。
13.在一些实施例中，所述工作模式切换电路还包括第二切换电路，所述第二切换电路包括第二开关和第三直流电流源，所述第二开关被配置为在所述同步使能信号关闭时闭合，以允许所述第二切换电路将与所述内部控制时钟信号的频率相关联的第二参考电流信号提供给所述内部时钟振荡器，使得所述内部时钟振荡器以所述第一工作模式工作，所述第二参考电流信号由所述第二直流电流源产生。
14.在一些实施例中，最高频率保护电路包括镜像电流源电路、第二电流比较电路和钳位电路，所述镜像电流源电路被配置成生成所述第一电流信号的镜像电流信号；所述第二电流比较电路被配置成将所述镜像电流信号与第三参考电流信号进行比较，以确定所述镜像电流信号与所述第三参考电流信号之间的大小关系，所述第三参考电流信号与所述最
高同步频率相关联；所述钳位电路被配置成在所述镜像电流信号大于所述第三参考电流信号时，使得仅所述第一电流信号等于所述第三参考电流信号的部分电流被提供给所述内部时钟振荡器。
15.在一些实施例中，所述第三参考电流信号由第三直流电流源生成。
16.在一些实施例中，所述第二电压电流转换电路由nmos器件实现。
17.应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
18.结合附图并参考以下详细说明，本发明各实施例的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标注表示相同或相似的元素。
19.图1示出了现有技术中的开关电源设备的外部时钟同步判断电路的示例示意图。
20.图2示出了图1所示的外部时钟同步判断电路的工作时序图。
21.图3示出了根据本发明的实施例的开关电源设备的同步时钟电路300的框图。
22.图4示出了根据本发明的实施例的外部时钟检测电路301的示例性示意图。
23.图5示出了根据本发明的实施例的最低频率保护电路302的示例性示意图。
24.图6示出了根据本发明的实施例的锁相环电路303的示例性示意图。
25.图7示出了根据本发明的实施例的工作模式切换电路304的示例性示意图。
26.图8示出了根据本发明的实施例的最高频率保护电路305的示例性示意性。
27.图9示出了根据本发明的实施例的内部时钟振荡器306的示例性示意图。
28.图10示出了图3所示的同步时钟电路300的示例性工作时序图1000。
具体实施方式
29.以下结合附图对本发明的示范性实施例做出说明，其中包括本发明实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本发明的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
30.在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。此处，将电路中提到的所有开关描述为在接收到高电平时闭合，并且在接收到低电平时关断，但是应了解，本发明方案也可使用在接收到低电平时闭合，并在接收到高电平时关断的开关来实现。
31.如上所述，目前，通常通过计时的方法来为这样的芯片判断是否存在外部时钟，当外部同步时钟的频率大于相应的最低同步频率(即内部计时满足)时，可判定外部时钟存在，而当外部时钟的频率小于或等于该最低同步频率(即内部计时不满足)时，则判定外部时钟不存在。但是，由于最低同步频率受内部计时电路的限制，而内部计时电路又易受工艺、温度和工作电压的影响，而且精准的计时又需更加复杂的电路来实现，因此为了能够增
强电路的可靠性并降低设计难度，目前通常使用具有较大rc值的rc电路来实现这样的计时功能。但是，较大的rc值意味着较大的芯片面积。并且随着余量的增大，当外部存在不符合要求的低频时钟时，该外部低频时钟也会被同步至芯片内部，从而在很多应用中都容易造成芯片的内部错误。另外，对于存在多路时钟来源的芯片，精准地判断出外部最低频率显得更为重要，但是基于rc电路的外部时钟同步判断电路却无法实现这样的精准判断。此外，在现有的外部时钟判断电路中，即使外部时钟的频率过快，同步锁相环也会将内部时钟振荡器的输出时钟信号与这样的外部时钟进行同步，从而容易造成用于使用内部时钟振荡器的输出时钟信号的逻辑电路因为频率过快而出现错误甚至失效。
32.例如，图1示出了现有技术中的开关电源设备的外部时钟同步判断电路的示例示意图，并且图2示出了图1所示的外部时钟同步判断电路的工作时序图。在图1中，该外部时钟同步判断电路包括d触发器、由电容器c0和电阻器r0组成的第一rc电路和由电容器c1和电容器r1组成的第二rc电路，以用于判断是否存在外部时钟信号clk_out，并在判定存在外部时钟信号clk_out时，产生同步启动信号sync_on以实现将内部时钟振荡器的输出时钟信号与该外部时钟信号同步。
33.在该外部时钟同步判断电路中，需要为第一rc电路选取分别具有合适的电容值和电阻值的电容器c0和电阻器r0，以实现对t
on
的计时(t
on
为内部判断d触发器同向输出端的高电平的持续时间)，并且还需要为第二rc电路选取分别具有合适的电容值和电阻值的电容器c1和电阻器r1，以实现对t
off
的计时(t
off
为内部判断d触发器同向输出端的低电平的持续时间)，以帮助判断出外部时钟的频率是否满足条件进而帮助确定是否存在外部同步时钟。为了实现这样的计时，第一rc电路和第二rc电路(尤其是第二rc电路)都需要取较大的rc值，因此如图1所示的外部时钟同步判断电路会造成相应的芯片体积过大，并且由于往往难以为第一rc电路和第二rc电路精确地确定相应的电容值和电阻值，因此使得这样的外部时钟同步判断电路难以用于精准地判断出外部时钟是否满足最低同步频率要求。另外，这样的外部时钟同步判断电路也不会对最高同步频率进行限制，因此也容易造成用于使用内部时钟振荡器的输出时钟信号的逻辑电路因为频率过快而出现错误甚至失效。
34.为了至少部分地解决上述问题以及其他潜在问题中的一个或者多个，本发明的示例实施例提出了一种开关电源设备，包括时钟同步电路，所述时钟同步电路包括：外部时钟检测电路，被配置成在检测到外部时钟信号时，产生用于指示存在外部时钟的同步使能信号；锁相环电路，被配置成比较所述外部时钟信号和内部时钟振荡器的输出时钟信号，以确定所述外部时钟信号和所述输出时钟信号之间的频率差，并根据所确定的频率差对电压控制信号进行调节，使得所述输出时钟信号的频率能被调节为与所述外部时钟信号的频率同步，所述电压控制信号与所述输出时钟信号的频率相关联；最低频率保护电路，被配置成基于所述电压控制信号确定所述外部时钟信号的频率是否小于所允许的最低同步频率，并在所述外部时钟信号的频率小于所述最低同步频率时产生同步关断信号，所述同步关断信号迫使所述外部时钟检测电路关断所述同步使能信号。以此方式，使得可以通过简单的电路结构精准地判断出外部时钟是否满足最低同步频率要求，进而有助于提高时钟同步电路的
可靠性，而不会增加相应芯片的面积。
35.图3示出了根据本发明的实施例的开关电源设备的同步时钟电路300的框图。如图3所示，同步时钟电路300可包括外部时钟检测电路301、最低频率保护电路302和锁相环电路303。
36.在本发明中，外部时钟检测电路301被配置成在检测到外部时钟信号(例如，如图3所示的clk_out)时，产生用于指示存在外部时钟的同步使能信号(即，如图3所示的sync_on)。在本发明中，检测到外部时钟可指的是检测到外部时钟信号的上升沿。在本发明中，当同步使能信号sync_on变为高电平信号时，可认为产生了同步使能信号sync_on。下面将结合图4对外部时钟检测电路301的示例性实施例作进一步更详细的描述。
37.锁相环电路303被配置成比较外部时钟信号clk_out和内部时钟振荡器306的输出时钟信号clk_in，以确定外部时钟信号clk_out和输出时钟信号clk_in之间的频率差，并根据所确定的频率差对电压控制信号(即，如图3所示的v
pll
)进行调节。在本发明中，电压控制信号v
pll
与输出时钟信号clk_in的频率相关联，通过对电压控制信号进行调节，可实现对输出时钟信号clk_in的频率的调节，从而使得输出时钟信号clk_in的频率能被调节为与外部时钟信号clk_out的频率同步。应了解，当输出时钟信号clk_in的频率被调节为与外部时钟信号clk_out的频率同步时，电压控制信号v
pll
的大小实际上可反映出外部时钟信号clk_out的频率的大小。在本发明中，锁相环电路303在检测到输出时钟信号clk_in的上升沿时，对外部时钟信号clk_out和输出时钟信号clk_in的比较，以确定外部时钟信号clk_out和输出时钟信号clk_in之间的频率差，并且如果确定外部时钟信号clk_out的频率大于输出时钟信号clk_in的频率，则会往增大的方向调节电压控制信号v
pll
，反之则往减小的方向调节电压控制信号v
pll
。如图10所示的工作时序图1000，响应于确定外部时钟信号clk_out的频率大于输出时钟信号clk_in的频率，电压控制信号v
pll
被增大(见图10中clk_in上升沿到时v
pll
的两个上升坡度)，从而使得与电压控制信号v
pll
相关联的输出时钟信号clk_in的频率也被增大，直到外部时钟信号clk_out的频率与输出时钟信号clk_in的频率被调节为同步时，电压控制信号v
pll
保持不变(见图10中电压控制信号v
pll
的中间部分)。本发明中的锁相环电路303可采用本领域已知的锁相环电路实现，例如可采用如图6所示的示例锁相环电路来实现。
38.最低频率保护电路302被配置成基于所述电压控制信号确定所述外部时钟信号的频率是否小于所允许的最低同步频率，并在外部时钟信号clk_out的频率小于该最低同步频率时产生同步关断信号(即，如图3所示的sync_off)。在本发明中，同步关断信号sync_off被配置成用于迫使外部时钟检测电路301关断同步使能信号sync_on。在本发明中，当同步关断信号sync_off变为高电平信号时，可认为产生了同步关断信号sync_off。下面将结合图5对最低频率保护电路302的示例性实施例作进一步更详细的描述。
39.如图3所示，同步时钟电路300还可包括工作模式切换电路304和最高频率保护电路305。
40.在本发明中，工作模式切换电路304被配置成在同步使能信号sync_on开启时，将内部时钟振荡器306从第一工作模式切换为第二工作模式。在本发明中，当内部时钟振荡器306处在第一工作模式时，内部时钟振荡器306的输出时钟信号为内部控制时钟信号。当内部时钟振荡器306处在第二工作模式时，内部时钟振荡器306的输出时钟信号clk_in与外部
时钟信号clk_out同步。内部时钟控制信号指的是以内部时钟振荡器306本身的振荡频率振荡的时钟信号。下面将结合图7对工作模式切换电路304的示例性实施例作进一步更详细的描述。
41.最高频率保护电路305被配置成将输出时钟信号clk_in的频率与所允许的最高同步频率进行比较，以在检测到输出时钟信号clk_in的频率大于最高同步频率时，将输出时钟信号clk_in的频率钳位到该最高同步频率。下面将结合图8对最高频率保护电路305的示例性实施例作进一步更详细的描述。
42.另外，在本发明中，内部时钟振荡器306可以是本领域已知的内部时钟振荡器306，例如为如图9所示的内部时钟振荡器306。
43.图4示出了根据本发明的实施例的外部时钟检测电路301的示例性示意图。在如图4所示的示例中，外部时钟检测电路301可包括d触发器3011(即，如图4所示的i2)和sr触发器3012(即，如图2所示的i3)。在这些实施例中，d触发器3011的时钟控制端(即clk端)被配置成接收外部时钟信号clk_out，d触发器的同向输出端(即q端)与sr触发器的r输入端连接，并且sr触发器的s输入端被配置成接收同步关断信号sync_off，并且所述sr触发器的反向输出端被配置成输出所述同步使能信号sync_on。
44.根据图4并结合后面图10所示的工作时序图1000，在开始阶段，外部时钟信号clk_out为低电平(或者为高电平，此处以低电平为例进行说明)，并且i2的输入端口d接高电平，由于从i2的反向输出端输出的信号与信号r_i2总是反向，因此可以保证在开始阶段，信号q_i2＝0，r_i2＝0。当检测到外部时钟信号clk_out的上升沿时，从i2的同向输出端输出的信号q_i2由低电平变为高电平，即i3的r输入端的信号r＝1，从而使得i3的反向输出端的输出信号sync_on＝1。当在i2的s输入端接收到为高电平的同步关断信号sync_off时，将迫使外部时钟检测电路301关断同步使能信号sync_on，即使得sync_on变为低电平。
45.图5示出了根据本发明的实施例的最低频率保护电路302的示例性示意图。在图5所示的示例中，最低频率保护电路302包括第一电压电流转换电路3021、第一电流比较电路3022和同步关断信号生成电路3023。第一电压电流转换电路3021被配置成将电压控制信号v
pll
转换成与该电压控制信号v
pll
(即由锁相环电路303生成的电压控制信号v
pll
)成正比的第一电流信号(例如，如图5所示的电流信号i
pll_osc
)。由于电压控制信号v
pll
与输出时钟信号clk_in的频率相关联，因此与电压控制信号v
pll
成正比的第一电流信号i
pll_osc
也与输出时钟信号clk_in的频率相关联，也就是说在本发明中通过调节电压控制信号v
pll
，即通过调节第一电流信号i
pll_osc
，可实现对输出时钟信号clk_in的频率的调节。第一电流比较电路3022被配置成将第一电流信号i
pll_osc
与第一参考电流信号(即，如图5所示的i
min_pll
)进行比较，以确定第一电流信号i
pll_osc
与第一参考电流信号i
min_pll
之间的大小关系。在本发明中，第一参考电流信号i
min_pll
与最低同步频率相关联，也就是说第一参考电流信号i
min_pll
的大小可反映出最低同步频率的大小。同步关断信号生成电路3023被配置成在第一电流信号i
pll_osc
小于第一参考电流信号i
min_pll
时生成同步关断信号sync_off。如图5所示，当第一电流信号i
pll_osc
大于或等于第一参考电流信号i
min_pll
时，同步关断信号生成电路3023输出低电平，而当第一电流信号i
pll_osc
小于第一参考电流信号i
min_pll
时，同步关断信号生成电路
3023输出高电平，从而使得同步关断信号生成电路3023能够生成同步关断信号sync_off。由于第一电流信号i
min_pll
与输出时钟信号clk_in的频率相关联，而第一参考电流信号i
min_pll
又与最低同步频率相关联，因此在确定第一电流信号i
min_pll
小于第一参考电流信号i
min_pll
时，说明如果允许进行同步将使得输出时钟信号clk_in的频率被调节为小于最低同步频率，这并不满足内部时钟振荡器306的内部计时要求，因此这时通过产生同步关断信号sync_off，可迫使外部时钟检测电路关断同步使能信号sync_on，从而可起到防止不满足最低同步频率要求的情况的发生。在本发明中，在外部时钟信号clk_out的频率小于该最低同步频率时，其必然小于内部时钟振荡器306的内部控制时钟信号，因此电压控制信号v
pll
会被往减小的方向调节，从而使得第一电流信号i
min_pll
会被调节为减小到小于第一参考电流信号i
min_pll
，因此通过该最低频率保护电路302，可精准地判断出外部时钟是否满足最低同步频率要求。在本发明中，由于是借助于第一参考电流信号i
min_pll
来判断是否满足最低同步频率要求的，因此可精准地判断出外部时钟是否满足最低同步频率要求，而且电路简单易于实现。
46.参见如图10所示的工作时序图1000，在本发明中，当外部时钟信号clk_out到来但其频率低于最低同步频率(该最低同步频率在工作时序图1000中由用于指示i
min_pll
的点线表示)时，同步关断信号sync_off变为高电平，从而使得同步使能信号sync_on在sync_off的影响下仅在外部时钟信号clk_out上升沿到来并且q_i2为高电平的时候产生一个窄脉冲，之后变回为低电平，从而使得内部时钟振荡器306在同步使能信号sync_on＝0后再次切换至以第一工作模式工作。
47.当外部时钟信号clk_out到来并且其频率高于最低同步频率时，同步关断信号sync_off变为低电平并保持为低电平，由此在信号q_i2为高电平时，同步使能信号sync_on＝1，此时即使信号q_i2再由高电平变为低电平，同步使能信号sync_on仍保持为高电平，使得内部时钟振荡器306保持在第二工作模式下工作，输出时钟信号clk_in追随外部时钟信号clk_out，两个时钟信号的频率、相位一致，从而实现了将外部时钟信号的频率同步至芯片内部。
48.当外部时钟信号clk_out信号由同步降至低于最低同步频率时，同步关断信号sync_off由低电平变为高电平并保持为高电平，由此在信号q_i2为高电平时，同步使能信号sync_on＝1，而在信号q_i2为低电平时，同步使能信号sync_on＝0。这时，内部时钟振荡器306在第一工作模式和第二工作模式之间切换，直至外部时钟信号clk_out不再出现上升沿，使得内部时钟振荡器306保持在第一工作模式为止。
49.在图5所示的示例中，第一电压电流转换电路3021可由nmos器件实现，第一参考电流信号由第一直流电流源生成，并且同步关断信号生成电路3023由同相施密特触发器实现。当然，第一电压电流转换电路3021和同步关断信号生成电路3023也可由其他器件实现，只要可以实现相应的控制逻辑即可。
50.图7示出了根据本发明的实施例的工作模式切换电路304的示例性示意图。在如图7所示的示例中，工作模式切换电路304包括第一切换电路3041和第二切换电路3042。在本发明中，第一切换电路3041被配置成将内部时钟振荡器306切换为以第二工作模式工作，并且第二切换电路3042被配置成将内部时钟振荡器306切换以第一工作模式工作。如前所述，当内部时钟振荡器306处在第一工作模式时，内部时钟振荡器306的输出时钟信号为内部控
制时钟信号。当内部时钟振荡器306处在第二工作模式时，内部时钟振荡器306的输出时钟信号clk_in与外部时钟信号clk_out同步。
51.具体地，第一切换电路3041包括第一开关(例如，如图7所示的开关sc1)和第二电压电流转换电路(例如，如图7所示的nmos器件)。在本发明中，第二电压电流转换电路可以是与第一电压电流转换电路相同的电压电流转换电路，因其也被配置成将电压控制信号v
pll
转换为与该电压控制信号v
pll
成正比的第一电流信号(例如，如图7所示的电流信号i
pll_osc
)。第一开关被配置为在同步使能信号sync_on开启(例如为高电平)时闭合，以允许第一切换电路3041将第一电流信号i
pll_osc
提供给内部时钟振荡器306作为用于内部时钟振荡器306的电流i
osc
，使得内部时钟振荡器306以第二工作模式工作。也就是说，在第二工作模式下，内部时钟振荡器306的电流来源为第一电流信号i
pll_osc
，因此其输出时钟信号的频率取决于第一电流信号i
pll_osc
的大小。如前所述，锁相环电路303会根据外部时钟信号clk_out和输出时钟信号clk_in之间的频率差对电压控制信号进行调节，从而实现对第一电流信号i
pll_osc
的调节，以使得输出时钟信号的频率被调节为与外部时钟信号的频率同步，因此在第二工作模式下，输出时钟信号clk_in的频率会被实现为等于外部时钟信号的频率。
52.第二切换电路3042包括第二开关(例如，如图7所示的开关sc0)和第三直流电流源(例如，如图7所示的用于产生电流i
in_osc
的直流电流源)。在本发明中，第二开关被配置为在同步使能信号sync_on关闭(例如，为低电平)时闭合，以允许第二切换电路3042将与内部控制时钟信号的频率相关联的第二参考电流信号(例如，i
in_osc
)提供给内部时钟振荡器306作为用于内部时钟振荡器306的电流i
osc
，使得内部时钟振荡器306以第一工作模式工作。也就是说，在第一工作模式下，内部时钟振荡器306的电流来源为i
in_osc
，因此其输出时钟信号clk_in的频率取决于第二参考电流信号i
in_osc
的大小。由于第二参考电流信号i
in_osc
与内部控制时钟信号的频率相关联，因此在第一工作模式下，输出时钟信号clk_in的频率被实现为等于内部控制时钟信号的频率。在该示例中，第二参考电流信号由第二直流电流源产生。
53.图8示出了根据本发明的实施例的最高频率保护电路305的示例性示意性。在如图8所示的示例中，最高频率保护电路305包括镜像电流源电路3051、第二电流比较电路3052和钳位电路3053。
54.镜像电流源电路3051被配置成生成第一电流信号i
pll_osc
的镜像电流信号。在图8中，在钳位电路3053尚未工作的情况下，第一电流信号i
pll_osc
被全部提供第一pmos器件p0，然后第一pmos器件p0将接收到的第一电流信号i
pll_osc
转换为相应的电压信号，然后第二pmos器件p2又会将该电压信号转换为与第一电流信号i
pll_osc
相等的电流信号，镜像电流源电路3051产生该电流信号的镜像电流信号，因此相当于镜像电流源电路3051被配置成生成第一电流信号i
pll_osc
的镜像电流信号。
55.第二电流比较电路3052被配置成将镜像电流信号(即由镜像电流源电路3051生成的镜像电流信号)与第三参考电流信号(例如，由如图8所示的第三直流电流源生成的电流i
max_osc
)进行比较，以确定该镜像电流信号与第三参考电流信号i
max_osc
之间的大小关系(例如，图10的示例工作时序图1000中，中用于表示i
max_osc
的点线和用于表示i
pll_osc
的实线可反映出两者之间的大小关系，在图10中i
pll_osc
始终小于i
max_osc
)。在本发明中，第三参考电流信号i
max_osc
与最高同步频率相关联，也就是说第三参考电流信号i
max_osc
的大小可反映最高同步频率的大小。
56.钳位电路3053被配置成在镜像电流信号大于第三参考电流信号i
max_osc
时，对第一电流信号i
pll_osc
进行分流，使得仅第一电流信号i
pll_osc
等于第三参考电流信号的分支电流被提供给内部时钟振荡器306，即使得电流i
osc
被钳位为等于第三参考电流信号。由于第一电流信号i
pll_osc
与输出时钟信号的频率相关联，并且第三参考电流信号与最高同步频率相关联，从而使得当输出时钟信号clk_in的频率高于最高同步频率时，锁相环电路303仅会将内部时钟振荡器306的输出时钟信号的频率与最高同步频率进行同步，而不会与该外部时钟信号clk_out进行同步，从而有助于避免用于使用输出时钟信号clk_in的逻辑电路因为频率过快而出现错误甚至失效。在图8所示的示例中，钳位电路3053包括第三pmos器件p3和电容器，其中第三pmos器件p3的栅端与电容器的一端连接并且还与第三直流电流源的一端连接，第三pmos器件的源端与电容器的另一端连接，第三pmos器件p3的漏端与第一pmos器件的漏端连接。当第一电流信号i
pll_osc
的镜像电流信号小于或等于第三参考电流信号i
max_osc
时，没有电流流出第三pmos器件p3的漏端，而当镜像电流信号大于第三参考电流信号i
max_osc
时，会有电流(该电流的大小为i
pll_osc
电流信号与i
max_osc
之间的差值)流出第三pmos器件p3的漏端，实现对第一电流信号i
pll_osc
的分流，并使得i
osc
为第一电流信号i
pll_osc
的另一分支电流的大小等于i
max_osc
，即使得i
osc
被钳位到i
max_osc
。
57.总而言之，在本发明中，当电流i
pll_osc
超过第三参考电流信号i
max_osc
时，会对电流i
pll_osc
进行分流和钳位处理，而不管内部时钟振荡器306处于第一工作模式还是第二工作模式。此时，即使外部时钟信号的频率进一步增大，控制电压信号v
pll
的电压值持续增大，提供给内部时钟振荡器306的电流i
osc
也不再增大，使内部时钟振荡器306的输出时钟信号clk_in保持不变，从而实现了内部最高频率的限制保护。
58.应了解，本发明中提到的图4-9均仅是相应电路的示例，可对这些电路进行相应的修改，只要相应的控制逻辑不变，其仍可落在本发明的保护范围内。
59.通过采用上述手段，本发明能够在不额外增加复杂内部电路的情况下准确判断出是否存在外部时钟，并且可准确判断出外部时钟是否满足最低同步频率要求。而且，当外部时钟的频率持续增大时，本发明还可进行有效限制保护。总而言之，本发明可以通过简单的电路精准地判断出外部时钟是否满足最低同步频率要求，而不会增加相应芯片的面积，而且本发明可有效地避免用于使用内部时钟振荡器的输出时钟信号的逻辑电路由于频率过快而出现错误甚至失效的问题。
60.以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。