一种电压转换电路的制作方法
【技术领域】
[0001]本发明实施例涉及电路技术，尤其涉及一种电压转换电路。
【背景技术】
[0002]电压转换电路被用于将信号的电压从一个模拟电压范围转换到另一个模拟电压范围。
[0003]但是，现有技术会出现电压不稳定的问题，需要解决。
【发明内容】
[0004]本发明提供一种电压转换电路，以输出稳定的目标电压。
[0005]本发明实施例提供一种电压转换电路，包括:一阶电荷栗，包括输入端、输出端、正向时钟控制端和反向时钟控制端，所述一阶电荷栗用于在正向时钟控制端和反向时钟控制端所提供时钟信号的控制下，形成输出电压从所述输出端输出，为负载提供电压；负反馈环路，包括电源端、电压反馈端和反馈输出端，所述电压反馈端与所述一阶电荷栗的输出端相连，用于根据所述输出电压调整所述电源端输入的源电压，以形成反馈电压，从所述反馈输出端输出至所述一阶电荷栗的输入端。
[0006]所述电压转换电路还包括时钟信号发生器，所述时钟信号发生器的输入端与一振荡器的输出端相连，输出端与所述一阶电荷栗的时钟控制端相连，用于调整时钟信号的幅值。
[0007]所述一阶电荷栗包括:第一 N沟道金属氧化物半导体型场效应管NM0S，第一 P沟道金属氧化物半导体型场效应管PM0S，第二 PMOS管，第三PMOS管，第一电容和第二电容。其中，所述第一 NMOS管的漏极为所述一阶电荷栗的输入端，栅极为正向时钟控制端，源极通过第一电容与反向时钟控制端连接，并与所述第一 PMOS管的源极相连接；所述第一 PMOS管的栅极通过第二电容与正向时钟控制端相连接，漏极为所述一阶电荷栗的输出端；所述第二 PMOS管的栅极和源极与所述第一 PMOS管的栅极相连接，漏极与所述一阶电荷栗的输出端相连接；所述第三PMOS管的栅极和漏极与所述一阶电荷栗的输出端相连接，源极与所述第一 PMOS管的栅极相连接。
[0008]所述负反馈环路包括第二 NMOS管，第三NMOS管，第四NMOS管，第四PMOS管，第五PMOS管，第六PMOS管和第三电阻。其中，所述第二 NMOS管的栅极为负反馈环路的电压反馈端，通过第一电阻与所述一阶电荷栗的输出端相连接，并通过第二电阻接地，漏极分别与所述第五PMOS管的漏极和栅极相连接；所述第五PMOS管的源极与电源端连接；所述第六PMOS管和所述第三NMOS管分别与所述第五PMOS管和所述第二 NMOS管成镜像连接；所述第四PMOS管的源极与电源端相连接，栅极与所述第三NMOS管的漏极连接，漏极为负反馈环路的反馈输出端，通过第三电阻接地；所述第四NMOS管的漏极分别与所述第三NMOS管的源极和所述第二 NMOS管源极相连接，源极接地。
[0009]所述时钟信号发生器包括第一反相器、第二反相器、第三反相器、第四反相器和第五反相器。其中所述第一反相器、第二反相器和第三反相器依次串联连接；所述第四反相器和第五反相器串联后与所述第一反相器、第二反相器和第三反相器并联。
[0010]本发明实施例提供的电压转换电路，通过负反馈环路控制一阶电荷栗的输入电压以及时钟信号的幅值，将一阶电荷栗的输入端电压传递到输出端，从而形成稳定的输出电压。
【附图说明】
[0011]图1是本发明实施例一提供的一种电压转换电路图；
[0012]图2是本发明实施例二提供的时钟信号发生器的电路图；
[0013]图3是本发明实施例二提供的时钟控制信号CLKB和CLK的波形以及相对应的net I和VDDP处的电压波形。
【具体实施方式】
[0014]下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
[0015]实施例一
[0016]图1为本发明实施例一提供的一种电压转换电路图，本实施例适用于负载需要变化范围窄的供电电压的情况。本实施例提供的一种电压转换电路图，如图1所示，包括:一阶电荷栗110和负反馈环路120。
[0017]—阶电荷栗110包括输入端、输出端、正向时钟控制端(CLKB)和反向时钟控制端(CLK)，所述一阶电荷栗用于在正向时钟控制端和反向时钟控制端所提供时钟信号的控制下，形成输出电压从所述输出端输出，为负载提供电压。
[0018]负反馈环路120包括电源端、电压反馈端和反馈输出端，所述电压反馈端与所述一阶电荷栗的输出端相连，用于根据所述输出电压调整所述电源端输入的源电压，以形成反馈电压，从所述反馈输出端输出至所述一阶电荷栗的输入端。
[0019]本实施例的技术方案，可通过时钟信号和负反馈环路，将基础电压的变化进行反向的反馈，这样使得输出电压稳定在基础电压附近。
[0020]为实现上述功能可采用如图1所示的具体电路结构。
[0021]所述一阶电荷栗110包括:第一 N沟道金属氧化物半导体型场效应管(NMOS)NI，第一 P沟道金属氧化物半导体型场效应管(PMOS) Pl，第二 PMOS管P2，第三PMOS管P3，第一电容Cl和第二电容C2 ；
[0022]其中，所述第一 NMOS管的漏极为所述一阶电荷栗的输入端，栅极为正向时钟控制端，源极通过第一电容与反向时钟控制端连接，并与所述第一 PMOS管的源极相连接；所述第一 PMOS管的栅极通过第二电容与正向时钟控制端相连接，漏极为所述一阶电荷栗的输出端；所述第二 PMOS管的栅极和源极与所述第一 PMOS管的栅极相连接，漏极与所述一阶电荷栗的输出端相连接；所述第三PMOS管的栅极和漏极与所述一阶电荷栗的输出端相连接，源极与所述第一 PMOS管的栅极相连接。
[0023]所述负反馈环路120包括第二 NMOS管N2，第三NMOS管N3，第四NMOS管N4，第四PMOS管P4，第五PMOS管P5，第六PMOS管P6和第三电阻R3 ；
[0024]其中，所述第二 NMOS管的栅极为负反馈环路的电压反馈端(REGLEVEL)，通过第一电阻(Rl)与所述一阶电荷栗的输出端相连接，并通过第二电阻(R2)接地，漏极分别与所述第五PMOS管的漏极和栅极相连接；所述第五PMOS管的源极与电源端连接；所述第六PMOS管和所述第三NMOS管分别与所述第五PMOS管和所述第二 NMOS管成镜像连接；所述第四PMOS管的源极与电源端相连接，栅极与所述第三NMOS管的漏极连接，漏极为负反馈环路的反馈输出端，通过第三电阻接地；所述第四NMOS管的漏极分别与所述第三NMOS管的源极和所述第二 NMOS管源极相连接，源极接地。
[0025]其中，VDDP是所述一阶电荷栗的输出电压，也即目标电压，可以根据实际需要进行设定，如图1所示，VDDP = VREF* (R1+R2) /R2，通过调节VREF、R1或者R2都可以对VDDP进行调节。为了更清楚地描述所述负反馈环路的工作原理，假设输出电压VDDP低于目标电压，如图1所示，REGLEVEL的电压降低，N2的导通能力减弱，net3电压升高，net3电压升高P6的导通能力下降，N3导通能力增大(BIAS控制的N4可看成电流源，流过它的电流值不变，等于流过N2和N3的电流和不变，N2的电流小了，N3自然就大了)，则net4电压下降(N3对net4抽取电荷的能力大于P6提供