专利名称：数模转换器的制作方法
技术领域：
本发明涉及一种电阻串数模(下文中称为“D/A”)转换器。
图3是表示这种类型的D/A转换器整体安排的电路图。图中，符号DI表示输入端，经输入端DI提供转换的8比特数据。经输入端DI提供的数据的6个最高有效比特(第2至第7比特)加到解码器1上，而2个最低有效比特(第1和第0比特)加到电流加法电路2上。标号r0至r63表示串联连接的电阻并具有彼此相同的电阻值(R2)。标号3表示运算放大器。运算放大器3具有加上恒定电压Vref的非反相输入、连接到电阻r0至r63的中点C的反相输入和连接到电阻r63的一端的输出。电阻r0的一端经电阻rx接地。标号F0至F63表示FET，每个FET都起模拟开关的作用，并且由解码器1的输出来导通和截止。
在电流加法电路2中，标号5表示加有参考电压V1的端子，标号6是电阻，标号7至11是FET。由电阻6和FET7形成的串联电路和由FET8、9形成的串联电路形成了电流镜像电路，由电阻6和FET7形成的串联电路和由FET10、11形成的串联电路形成了另一电流镜像电路。因而，电流i1、i0分别流过由FET8、9形成的电路和由FET10、11形成的电路，每个值与流过由电阻6和FET7形成的电路的电流值ir成正比。分别由转换数据的第1和第0比特(LSB)导通和截止FET8、10。标号14表示运算放大器。运算放大器14具有连接到FET0至63的公共结点的电压的非反相输入、连接到FET8、10的公共结点的反相输入和连接到D/A转换器的模拟输出端D0的输出。而且，反馈电阻器ra(电阻值R1)插入在运算放大器14的输出和其反相输入之间。
在如上构成的D/A转换器中，电阻r0至r63的中点C的电压等于恒定电压Vref。因此，由恒定电压Vref确定的恒定电流i流过电阻r0至r63。所以，在每个电阻r0至r63上的电压降表示如下i×R2另一方面，预先调节FET11的选通脉冲宽度，以便在FET10为导通(ON)状态时流过FET11的电流i0满足下面等式表达的关系i0×R1＝i×R2/4类似地，预先调节FET9的选通脉冲宽度，以便在FET8为导通状态时流过FET9的电流i1满足下面等式表达的关系i1×R1＝2×i×R2/4结果，相应于转换的数据的2个最低有效比特的电流流过电阻ra，从而，相应于2个最低有效比特的电压在电阻ra上升高。另一方面，由解码器1解码的转换的数据的6个最高有效比特，和FET F0至F63之一由来自解码器1的解码输出导通，从而，相应于导通的FET的电阻r0至r63之间的一个结点的电压供给运算放大器14的非反相端。运算放大器14将供给其非反相输入的电压和在电阻ra上的电压降相加，然后经输出端DO输出相加的结果作为相应于转换的数据的模拟电压。
在上述传统D/A转换器中，由于流过电阻r0至r63的电流i和流过电阻6和FET7形成的电路的电流ir由不同的电路确定，所以，由于制造工艺引起的电阻、晶体管等特性变化，在6个最高有效比特和2个最低有效比特之间的1LSB的电压宽度不同。例如，由于FET7的阈值Vt变化引起的电流ir变化使2个最低有效比特的1LSB电压宽度改变。所以，传统D/A转换器转换精度降低，尤其是在数据比特数大时。
本发明设计用来消除上述不便，本发明的一个目的是提供一种D/A转换器，它不会因电阻、晶体管等特性的变化引起最高有效比特和最低有效比特之间1LSB电压宽度的变化，从而保证比传统D/A转换器更高的转换精度。
发明的叙述为了实现上述目的，根据权利要求1中要求的本发明提供了一种数模转换器，包括串联的多个电阻；选择装置，根据转换的数据的M(M大于1的整数)个最高有效比特选择在多个电阻之间的各结点的一个电压；电流输出装置，产生其值与流过多个电阻的电流值成正比且相应于转换的数据的N(N大于1的整数)个最低有效比特的电流；转换电阻器，将电流输出装置的输出电流转换为电压；和运算电路，对选择装置选择的电压和该转换电阻器上产生的电压进行运算。
根据权利要求2的本发明，根据权利要求1的数模转换器的特征在于该电流输出装置是由N个电流镜像电路构成的，每个电流镜像电路输出具有正比于指定给该转换数据的N个最低有效比特的相应的比特的加权值的电流，每个的N个电流镜像电路由该N个最低有效比特的相应比特导通和截止。
根据权利要求3的本发明，根据权利要求1的数模转换器的特征在于该电流输出装置包括串联连接到串联连接的多个电阻的控制晶体管，用于控制流过多个电阻的电流；和第1到第N晶体管，每个晶体管都由与控制晶体管的控制端电压相同的电压控制且都与控制晶体管一起形成电流镜像电路，用于输出电流，该电流值与指定给转换的数据的N个最低有效比特中相应比特的加权成正比，第1到第N晶体管都由N个最低有效比特中的相应比特导通或截止。
根据权利要求4要求的本发明，根据权利要求1--3的任一个权利要求的数模转换器的特征在于选择装置包括解码器，解码转换的数据的M个最高有效比特；和多个开关装置，每个开关装置都根据解码器的输出选择在多个电阻之间各结点的相应电压值。
而且，根据权利要求5的本发明，根据权利要求1的数模转换器的特征在于运算电路具有第一输入，加有选择装置的输出；第二输入，加有电流输出装置的输出；和反馈回路，其中插入转换电阻器。
标号F0至F255表示多个FET，每个FET起模拟开关的作用并由解码器21的输出导通和截止。
而且，在电流加法电路22中，标号30至33表示半导体开关，而标号35至38表示FET。开关30至33均具有连接到正电源VDD的第一接点、连接到运算放大器23输出的第二接点和连接到FET35至38的相应FET的控制极的公共端。FET35至38均具有连接到正电源VDD的源极，和各FET35至38的漏极共同连接到运算放大器40的反相输入。
开关30至33由转换的数据的各第3到第0比特来转换。更具体地说，在第3到第0比特的相应比特是“0”时，每个开关30至33的公共端连接到其第一接点，在相应比特是“1”时连接到其第二接点。当其控制极经开关30至33的相应的一个开关连接到正电源VDD时，FET35至38均截止，而在其控制极经相应的开关连接到运算放大器23的输出(即，FET24的控制极)时与FET24协作以形成电流镜像电路。更具体地说，当每个FET 35至38的控制极连接到FET24的控制极时，具有其值正比于流过电阻r0至r255的电流i的值的电流流过该FET。
运算放大器40具有连接到FET F0至F255的公共结点的非反相输入和连接到模拟输出端DO的输出。而且，反馈电阻ra(电阻值R1)插入在运算放大器40的输出和其非反相输入之间。
在如上构成的D/A转换器中，电阻r0到r255的中点C的电压等于恒定电压Vref。因此，由恒定电压Vref确定的恒定电流i流过电阻r0至r255。结果，每个电阻r0至r255的电压降表达如下i×R2另一方面，FET35具有预先调节的选通脉冲宽度，以便当其控制极连接到FET24的控制极时流过FET35的电流i3满足以下等式表达的关系i3×R1＝8×(i×R2/16)类似地，FET36、37、38均具有预先调节的选通脉冲宽度，以便当控制极连接到FET24的控制极时流过FET的电流i2、i1或i0满足以下等式表达的关系i2×R1＝4×(i×R2/16)i1×R1＝2×(i×R2/16)i0×R1＝1×(i×R2/16)结果，相应于转换的数据的各4个最低有效比特的电流流过电阻ra，从而在电阻ra上产生相应于4个最低有效比特的电压。例如，当4个最低有效比特是“1010”(10)时，开关30和32的公共端连接到各相应第二接点，从而，电流流过各FET 35、37i3＝8×(i×R2/16)/R1i1＝2×(i×R2/16)/R1结果，在电阻ra上产生由下面等式表达的电压(i3+i1)R1＝10×(i×R2/16)……(1)这意味着在电阻ra上产生的电压是在电阻r0到r255之一上产生的电压的(10/16)倍。如上所述，在
图1中的D/A转换器，在电阻ra上产生相应于转换的数据4个最低有效比特形成的数据的电压。
另一方面，转换的数据的8个最高有效比特由该解码器21解码，和FET F0至F255根据解码的结果导通，从而向运算放大器40的非反相输入提供连接了FET的电阻之间结点的电压。
例如，当转换的数据的8个最高有效比特是“00000100”(4)时，FET F4导通，从而将在电阻r3和r4之间结点的电压输出到运算放大器40。这时，如果在FET 24的漏极和电阻r0之间结点的电压用Va表示，而电阻r255和电阻rx之间结点的电压用Vb表示，则电阻r3和r4之间结点的电压V4可以表示如下V4＝Va-4×R2×(Va-Vb)/256×R2＝Va-4×i×R2 ……(2)而且，假设转换的数据的4个最低有效比特是“0000”，如果从0到1、2、3、……(十进制)只顺序地改变8个最高有效比特，输出到运算放大器40的电压分别表示如下0→Va1→Va-i×R22→Va-2i×R23→Va-3i×R2当转换的数据的4个最低有效比特是“0000”时，如上获得的电压不改变地从运算放大器40顺序地输出。更具体地说，由于8个最高有效比特从0起顺序地改变，所以输出端DO的输出电压改变如图2中的虚线L1所示。
由运算放大器40从相应于8个最高有效比特的电压中减去相应于4个最低有效比特的电压(即，在电阻ra上产生的电压)，从而获得相应于转换的数据的电压并输出到输出端DO。例如，当转换的数据是“000001001010”时，从上述等式(1)和(2)获得下面的输出电压Va-4×i×R2-10×(i×R2/16)图2中的梯级状实线L2表示转换的数据和转换获得的输出电压之间的关系。如该图所示，转换获得的电压的最小宽度是i0×R1。而且，当转换的数据的4个最低有效比特是“1111”时，相应于4个最低有效比特的电压表示如下(i0+i1+i2+i3)×R1＝15×i0×R1如上所述，根据本发明，用电阻串将8个最高有效比特转换为模拟电压，并以电流相加将4个最低有效比特转换为模拟电压，然后，将两个模拟电压合成为转换电压。本实施例中，流过各FET35至38的电流i3至i0和流过电阻r0至r255串联电路的电流I是完全正比关系。所以，即使电流i例如由于制造工艺的偏差而改变，在8个最高有效比特或在4个最低有效比特中1LSB的电压宽度不改变，这就可能执行高精确的D/A转换而不受制造工艺偏差的影响。
应当注意，在形成集成电路的过程中，要求电阻r0至r255和电阻ra用相同的材料(具有相同杂质浓度)和布局制成，使它们具有相同的宽度。而且，FET24的选通脉冲宽度和FET35到37的选通脉冲宽度应参考流过FET38的电流最小的FET38的选通脉冲宽度设置。工业应用性根据本发明，提供了一种D/A转换器，它包括串联连接的多个电阻；选择装置，根据转换的数据的M(M大于1的整数)个最高有效比特选择多个电阻之间各结点的电压之一；电流输出装置，产生其值与流过多个电阻的电流值成正比且相应于转换的数据的N(N大于1的整数)个最低有效比特的电流；转换电阻器，将电流输出装置的输出电流转换为电压；和运算电路，对选择装置选择的电压和在转换电阻器上产生的电压进行运算。因此，可能防止由于电阻、晶体管等特性变化引起1LSB电压宽度的最高有效比特和最低有效比特之间的差异，因此，本发明可以提供比传统D/A转换器具有更高转换精度的D/A转换器。
权利要求
1.一种数模转换器，包括串联连接的多个电阻；选择装置，根据转换的数据M(M大于1的整数)个最高有效比特选择在所述多个电阻之间各结点的电压之一；电流输出装置，产生其值与流过所述多个电阻的电流值成正比且相应于转换的所述数据的N(N大于1的整数)个最低有效比特的电流；转换电阻器，将所述电流输出装置的输出电流转换为电压；和运算电路，对由所述选择装置选择的所述电压和在所述转换电阻器上产生的电压进行运算。
2.根据权利要求1的数模转换器，其中所述电流输出装置是由N个电流镜像电路构成的，每个电流镜像电路输出具有正比于指定给所述转换数据的所述N个最低有效比特的相应比特的加权值的电流，每个所述N个电流镜像电路由所述N个最低有效比特的相应的比特导通和截止。
3.根据权利要求1的数模转换器，其中，所述电流输出装置包括控制晶体管，串联连接到串联连接的所述多个电阻，用于控制流过所述多个电阻的所述电流；和第1至第N个晶体管，每个晶体管都由与在所述控制晶体管的控制端的电压相同的电压控制并且都与所述控制晶体管协作形成电流镜像电路，以输出其电流值与指定给转换的所述数据的所述N个最低有效比特的相应比特的加权成正比的电流，每个所述第1到第N个晶体管都由所述N个最低有效比特的相应比特导通和截止。
4.根据权利要求1至3的任一个权利要求的数模转换器，其中，所述选择装置包括解码器，解码转换的数据的所述M个最高有效比特；和多个开关装置，每个开关装置都根据从所述解码器的输出选择在所述多个电阻之间的所述各结点电压值的相应电压值。
5.根据权利要求1的数模转换器，其中，所述运算电路具有第一输入，加有所述选择装置的输出；第二输入，加有所述电流输出装置的输出；和反馈回路，其中插入所述转换电阻器。
全文摘要
提供一种D/A转换器，不会因电阻、晶体管等特性变化引起转换数据的最高有效比特和最低有效比特之间1LSB电压宽度变化，从而保证比传统D/A转换器更高的转换精度。转换的12比特数据的8个最高有效比特加在解码器21，而转换的12比特数据的4个最低有效比特加在电流加法电路22。解码器21根据8个最高有效比特选择FET的F0至F255的一个FET，使由电阻r0至r255形成的串联电路分压的一个电压加在运算放大器40。另一方面，分别用4个最低有效比特转换电流加法电路22的开关30至33，以导通和截止各FET 35至38。结果，流过FET 35至38的导通的FET电流合成流过电阻ra，以便在电阻ra上产生电压。运算放大器40合成两个电压，然后输出合成的电压。FET 24和各FET 35至38形成电流镜像电路，从而消除电阻等特性变化的影响。
文档编号H03M1/66GK1402908SQ00816478
公开日2003年3月12日 申请日期2000年11月22日 优先权日1999年11月30日
发明者野吕正夫, 户田彰彦 申请人:雅马哈株式会社