专利名称：用于去抖动应用的相位/频率检测器的制作方法
背景技术：
1.发明领域本发明涉及电信。更具体地，本发明涉及在电信网中用于在恢复的时钟信号中去除“抖动”的电路。
2.现有技术状态第一个商用数字话音通信系统在1962年安装在伊利诺州的芝加哥。该系统被称为“T1”，它建立在双绞线对上的24个电话呼叫的时分复用(TDM)基础上。T1系统的数字比特速率是1.544Mbit/sec(±200bps)，它是在1960年代对于约1英里的距离能够由双绞线对支持的最高的数据速率。载送T1信号的电缆被埋在地下，以及通过维修孔可以被接近，这些维修孔当时在芝加哥被设置成具有大约1英里(实际上，6000英尺)的间隔。因此，带有数字转发器的模拟放大器被便利地按照大约1英里的间隔来设置。
T1系统在今天仍旧广泛地使用，以及构成用于更高容量通信系统(诸如可输送28个T1信号的T3)的基本构建块。符号T1原先被用来描述特定的类型的载波设备。今天T1常常被使用来指载波系统、数据速率、和各种复用与组帧的规范。虽然在涉及到以8kHz速率形成和被使用来载送T1载波的24个话音信道的复用的数字信号时更精确地使用符号“DS1”，但符号DS1和T1常常被交换地使用。今天，T1/DS1系统仍旧具有1.544Mbit/sec的数据速率，以及支持高达24个话音和/或数据DS0信道。同样地，符号DS2和T2指的是输送高达四个DS1信号(96个DS0信道)的系统，以及符号DS3和T3指的是输送高达七个DS2信号(672个DS0信道)的系统。对于现代T1设备的定时容限已被缩减到±50bps。T1和T2标准被使用于北美和日本。被称为E1和E2的类似但不兼容的标准被使用于欧洲。T3标准被使用于北美，以及被称为E3的类似但不兼容的标准被使用于欧洲。在1980年代，被称为SONET(同步光网络)的光纤技术通过允许把T3和E3变换成STS-1信号而提供了在T3和E3两者之间的兼容性措施。
当前的用于T1/DS1系统的标准包含了对于原先的T1系统的许多改进和增强。基本的T1系统是基于193比特的一帧，即，24个8比特信道(有用负载)和一个组帧比特(F)。按照今天的标准，不需要把192比特的有用负载“信道化”到24个DS0信道中去。另外，已规定了超帧和扩展的超帧格式(正如技术上已知的那样)。
除了现代编帧的规范外，现在的T1技术规范也包括提供不同的“线路码(line code)”，有时称为“传输代码”。将会看到，T1信号是形态同步的(受到严密地控制的异步)信号，与同步的(SONET)信号不同，它仍旧受到漂移、抖动和遗漏的影响。线路码是信令规范，它们被设计成便于帧同步和检错。
异步传输模式(ATM)是面向分组的技术，它许可在分组内载送一个或多个话音、视频和数据的连续比特速率信号通过网络被输送。ATM适用于输送突发性业务(诸如数据)，以及容纳恒定的或连续的比特速率信号。在宽带网中传递连续的比特速率业务(例如，T1，DS3信号)时，控制目的地节点缓存器的时钟必须运行在一个与在源节点处输入的业务信号的频率精确地匹配的频率上，以避免缓存器溢出或下溢，以及导致最终丢失数据。然而，在目的地节点处的时钟频率不能容易地直接跟踪回到源的时钟频率，因为ATM网络固有地产生码元抖动(即，在目的地节点处码元的随机延时和单元的非周期性到达)，它会扰乱码元到达时间以及使得它们在被用作为直接恢复原先的业务信号输入频率的装置时更加困难。
时钟恢复可以通过时间印记或自适应时钟来提供。第一方法被称为同步残余时间印记(SRTS)。SRTS方法假设存在发送器和接收机都可以参考的公共同步网络时钟。在自适应时钟方法中，接收机缓存进入的业务并且比较缓存器的量值与本地时钟。缓存器的量值被使用来控制时钟的频率。
现有技术
图1显示用于时钟去抖动的锁相环(PLL)电路的典型的安排。电路10包括FIFO缓存器12、压控振荡器(VCXO)14、滤波器16、和电路18，该电路18被使用来通过加到滤波器16上的信号去控制VCXO 14。接收的数据通过使用(恢复的)RCLK信号被写入到FIFO，以及通过使用由VCXO产生的去抖动的时钟信号读出数据。如果VCXO和RCLK不具有相同的速度，则FIFO或者下溢或者溢出，电路18试图根据FIFO下溢/溢出来调节VCXO。在美国专利No.4,961,188；美国专利No.5,007,070；和美国专利No.5,471,511中揭示了用于根据FIFO下溢/溢出通过滤波器来控制VCXO的示例性电路。通常，被使用来控制VCXO的电路包括多个计数器和复用器，它们把溢出和下溢与门限值进行比较，以及随之把VCXO设置成各种门限值。这些电路是麻烦、复杂和昂贵的。
发明概要所以，本发明的一个目的是提供在电信网中用于去除恢复的时钟信号中的“抖动即的电路。
本发明的一个目的是提供用于控制VCXO以使得它密切地匹配于电信网中恢复的时钟的电路。
本发明的另一个目的是提供用于控制VCXO的紧凑和简单的电路。
按照将在下面详细地讨论的这些目的，本发明的电路预定要结合具有溢出和下溢标志的FIFO缓存器、滤波器和压控振荡器(VCXO)一起使用。本发明的电路包括两个D-Q触发器、OR(或)门、和XNOR门(异NOR门(同门))。来自FIFO的下溢和溢出标志被耦合到OR门的输入端，以及触发器的Q输出端被耦合到XNOR门的输入端。每个触发器的Qb输出端被耦合到各个相应触发器的D输入端。恢复的时钟信号被耦合到第一触发器的时钟输入端，以及VCXO的输出端被耦合到第二触发器的时钟输入端。第一触发器的SET(置位)输入端被耦合到溢出标志，以及第一触发器的RESET(复位)输入端被耦合到下溢标志。第二触发器的SET输入端被耦合到OR门的输出端，以及XNOR门的输出通过滤波器被传送到VCXO的输入端。
电路作为相位检测器和频率检测器运行。如果恢复的时钟的平均频率等于去抖动的时钟频率(VCXO的输出)，则电路用作为相位检测器，并且把两个触发器用作为二分频电路。当被锁相(90°移相)时，XNOR的输出将具有50％的占空比。如果恢复的时钟比起去抖动的时钟领先90°以上，则XNOR输出为高电平的时间大于50％的时间，由于在滤波器输出端处的电压的增长，这将使得VCXO更快速地运行。当恢复的时钟比起去抖动的时钟的领先不足90°时，XNOR输出为低电平的时间大于50％的时间，这将使得VCXO在整个时间范围内更慢地运行。
当在恢复的时钟与去抖动的时钟之间存在频率差时，该电路被用作为频率检测器。下溢标志被使用来复位第一触发器和设置第二触发器。溢出标志被使用来设置两个触发器。如果FIFO下溢，第一触发器的输出变为低电平以及第二触发器的输出变为高电平，这使得XNOR的输出变为低电平，直至出现恢复的时钟或VCXO转变为止。这将通过使XNOR输出的脉冲宽度瞬时变窄来去除滤波器电容中的少量电荷。当FIFO继续下溢时，表示VCXO运行得太快，滤波器电容将逐渐放电，直至VCXO的控制电压迫使VCXO运行在正确的频率为止。如果FIFO溢出，表示VCXO运行得太慢，则两个触发器都被置位，使得两个触发器的输出变为高电平。这使得XNOR的输出变为高电平，直至出现恢复的时钟或VCXO转变为止。这将通过使XNOR的脉冲宽度瞬时变宽而逐渐增加滤波器电容的电荷量。滤波器电容随时间被充电从而使得VCXO运行得更快，直至达到正确的频率为止。
总之，本发明的电路在相位搜索/锁定期间起到相位检测器的作用，以及在频率搜索模式下起到频率检测器的作用。当相位被锁定时，XNOR的输出具有50％的占空比，这使得滤波器上的电压保持不变，从而保持稳定的VCXO输出频率。在频率搜索模式下，如果恢复的时钟和VCXO以不同的速度运行的话，FIFO或者下溢或者溢出。在这种情形下，触发器产生校正脉冲，它把PLL输出电压激励到使得VCXO运行在正确的频率的电压值。
当结合提供的附图参阅详细的说明时，本领域技术人员将明白本发明的附加的目的和优点。
附图简述图1是用于对恢复的时钟信号去抖动的现有技术电路的示意方框图；图2是在对时钟信号去抖动时使用的、按照本发明的电路的示意方框图；图3是结合电信网节点中用于对恢复的时钟信号去抖动的PLL一起使用的本发明的电路的电路图；图4是显示当恢复的时钟用去抖动的时钟(领先90°)来锁相时本发明的电路的输出的简化时序图。
图5是当恢复的时钟比抖动的时钟领先90°以上时的一个类似于图4的图。
图6是当恢复的时钟比抖动时钟领先不足90°时的一个类似于图4的图。
优选实施例详细描述现在回到图2和3，本发明的电路预定要结合具有溢出和下溢标志的FIFO缓存器200、滤波器202、和压控振荡器(VCXO)204一起使用，以便对在电信网节点中恢复的时钟(RCLK)信号去抖动。本发明的电路通常包括两个D-Q触发器102和104、OR门106、和XNOR门(异NOR门)108。来自FIFO 200的下溢和溢出标志被耦合到OR门106的输入端，以及触发器102、104的Q输出端被耦合到XNOR门108的输入端。每个触发器的Qb输出端被耦合到各个相应触发器的D输入端。恢复的时钟信号(RCLK)被耦合到第一触发器102的时钟输入端，以及VCXO 204的输出端被耦合到第二触发器104的时钟输入端。第一触发器102的SET输入端被耦合到溢出标志，以及第一触发器102的RESET输入端被耦合到下溢标志。第二触发器的SET输入端被耦合到OR门106的输出端，以及XNOR门108的输出通过滤波器202被传送到VCXO 204的输入端。
电路作为相位检测器和频率检测器运行。如果恢复的时钟的平均频率等于去抖动的时钟频率(VCXO的输出)，则电路用作为相位检测器，并且将两个触发器用作为二分频电路。当以90°的相移被锁相时，XNOR的输出将具有50％的占空比。这在图4上已显示，在图上可以看到，当RCLK的前沿使得第一触发器的Q输出变为高电平时，XNOR门的输出(PDOUT)变为高电平。PDOUT信号将保持为高电平，直至相位延时的VCXO信号变为高电平使得第二触发器的Q输出变为高电平为止。只要RCLK和VCXO都是高电平，XNOR的输出将是高电平。如图4所示，当RCLK的后沿使得第一触发器的Q输出变为低电平时，PDOUT变为低电平。本领域技术人员将会看到，由于整个PLL的闭环反馈的总的作用，只要RCLK领先VCXO 90°，则由PDOUT产生的脉冲将具有50％的占空比。如果恢复的时钟比起去抖动的时钟领先90°以上，则XNOR输出为高电平的时间大于50％的时间，由于在滤波器上的电压增长，这将使得VCXO运行得更快。这是在图5上显示的，在图上可以看到，当RCLK的前沿使得第一触发器的Q输出变为高电平以及直至相位延时的VCXO信号变为高电平之前保持为高电平时，XNOR门的输出(PDOUT)变为高电平。因为VCXO的相位延时大于90°，PDOUT信号的脉冲宽度变宽，这样，该信号具有大于50％的占空比。当恢复的时钟比起去抖动时钟领先不足于90°时，XNOR输出为低电平的时间大于50％的时间，这将使得VCXO随时间更慢地运行。这是在图6上显示的，在图上可以看到，当RCLK的前沿使得第一触发器的Q输出变为高电平时，XNOR门的输出(PDOUT)变为高电平，以及它只要当VCXO变为高电平时就立即变为低电平。因为VCXO的相位延时小于90°，PDOUT信号的脉冲宽度变窄，这样，信号具有小于50％的占空比。
当在恢复的时钟与去抖动的时钟之间存在频率差时，电路用作为频率检测器。下溢标志被使用来复位第一触发器和置位第二触发器。溢出标志被使用来置位两个触发器。如果FIFO下溢，则第一触发器的输出变为低电平以及第二触发器的输出变为高电平，这使得XNOR的输出变为低电平，直至恢复的时钟或VCXO转变为止。这将去除滤波电容的少量电荷。当FIFO继续下溢时，滤波电容将逐渐放电，直至在VCXO的控制电压迫使VCXO运行在正确的频率为止。如果FIFO溢出，则两个触发器都被置位，使得两个触发器的输出变为高电平。这使得XNOR的输出变为高电平，直至恢复的时钟或VCXO转变为止。滤波电容随着时间而被充电使得VCXO运行得更快，直至达到正确的频率为止。
当结合上述的PLL部件一起被使用时，本发明的电路在相位搜索/锁定期间被用作为相位检测器，以及在频率搜索模式下用作为频率检测器。当相位被锁定时，XNOR的输出具有50％的占空比，这使得滤波器上的电压保持不变，从而保持稳定的VCXO输出频率。在频率搜索模式下，如果恢复的时钟和VCXO以不同的速度运行，FIFO或者下溢或者溢出。在这种情形下，触发器产生校正脉冲，它把PLL输出电压激励到使得VCXO运行在正确的频率的电压值。
本领域技术人员将会看到，当电路被使用来在电信节点中对恢复的时钟去抖动时，电路典型地将首先工作在频率搜索模式，然后工作在相位搜索模式。也将会看到，除了结构简单和紧凑以外，本发明的电路可以防止锁相到不同的频率，例如，锁相到谐波或高次谐波频率。
这里描述和显示了相位/频率检测器以及包含用于对恢复的时钟信号去抖动的检测器的电路。虽然描述了本发明的具体的实施例，但本发明不打算被限制于这些实施例，而是希望使本发明的范围与技术上所允许的以及同样可以从本说明中看到的那么宽。因此，虽然揭示了具体的门电路，但将会看到，可以利用具有相同的逻辑功能的其它的门。另外，虽然显示了具体的触发器，但将会看到，可以使用其它类型的触发器来得到类似的结果。所以，本领域技术人员将会看到，对于本发明还可作出其它的修正，而不背离如权利要求规定的本发明的精神和范围。
权利要求
1.相位/频率检测器电路，它与振荡器控制器一起使用，以使得振荡器产生具有与参考信号密切相关的相位和频率的受控制的信号，所述电路包括(a)第一装置，用于对参考信号作出响应，以便产生相应于参考信号的第一中间输出；(b)第二装置，用于对控制信号作出响应，以便产生相应于控制信号的第二中间输出；(c)第三装置，用于对所述第一和第二中间输出作出响应，以便产生振荡器控制信号；以及(d)第四装置，用于对参考信号的频率改变作出响应，所述第四装置被耦合到所述第一和第二装置，其中所述振荡器控制信号具有的占空比相应于在参考信号与受控制的信号之间的相位差，以及参考信号的频率改变使得振荡器控制信号的平均占空比改变。
2.按照权利要求1的电路，其中当参考信号与受控制的信号被锁相时，所述占空比约为50％。
3.按照权利要求1的电路，其中所述第一装置包括第一D-Q触发器，它具有时钟输入端、Q输出端、以及互相耦合的Qb输出端和D输入端，所述第一D-Q触发器的所述时钟输入端接收参考信号，以及所述第一D-Q触发器的所述Q输出端产生所述第一中间信号，所述第二装置包括第二D-Q触发器，它具有时钟输入端、Q输出端、以及互相耦合的Qb输出端和D输入端，其中所述第二D-Q触发器的所述时钟输入端接收受控制的信号，以及所述第二D-Q触发器的所述Q输出端产生所述第二中间信号，以及所述第三装置包括异NOR(XNOR)门，它具有第一输入端和第二输入端，所述XNOR的所述第一输入端被耦合到所述第一D-Q触发器的所述Q输出端，以及所述XNOR门的所述第二输入端被耦合到所述第二D-Q触发器的所述Q输出端。
4.按照权利要求3的电路，其中所述第四装置包括所述第一D-Q触发器的SET输入端和RESET输入端、所述第二D-Q触发器的SET输入端、以及具有两个输入端和一个输出端的OR门，所述OR门的所述输出端被耦合到所述第二D-Q触发器的所述SET输入端，所述OR门的所述两个输入端接收各个相应的、关于参考信号频率增加和减小的指示，所述第一D-Q触发器的所述SET输入端接收关于参考信号频率增加的指示，以及所述第一D-Q触发器的所述RESET输入端接收关于参考信号频率减小的指示。
5.相位/频率检测器电路，它与具有溢出和下溢标志的FIFO缓存器、滤波器和压控振荡器(VCXO)一起使用，以便在电信节点中对恢复的时钟信号(RLCK)去抖动，所述电路包括(a)第一装置，用于对RCLK信号作出响应，以便产生相应于RCLK信号的第一中间输出；(b)第二装置，用于对VCXO信号作出响应，以便产生相应于VCXO信号的第二中间输出；(c)第三装置，用于对所述第一和第二中间输出作出响应，以便产生振荡器控制信号；以及(d)第四装置，用于对溢出和下溢标志作出响应，所述第四装置被耦合到所述第一和第二装置，其中所述振荡器控制信号具有的占空比相应于在RCLK信号与VCXO信号之间的相位差，所述振荡器控制信号被耦合到滤波器以及滤波器被耦合到VCXO，以便去控制VCXO信号，以及溢出和下溢标志使得最后的输出信号的平均占空比改变。
6.按照权利要求5的电路，其中当RCLK信号与VCXO信号被锁相时，所述占空比约为50％。
7.按照权利要求6的电路，其中所述第一装置包括第一D-Q触发器，它具有时钟输入端、Q输出端、以及互相耦合的Qb输出端和D输入端，所述第一D-Q触发器的所述时钟输入端接收参考信号，以及所述第一D-Q触发器的所述Q输出端产生所述第一中间信号，所述第二装置包括第二D-Q触发器，它具有时钟输入端、Q输出端、以及互相耦合的Qb输出端和D输入端，其中所述第二D-Q触发器的所述时钟输入端接收VCXO信号，以及所述第二D-Q触发器的所述Q输出端产生所述第二中间信号，以及所述第三装置包括异NOR门，它具有第一输入端和第二输入端，所述第一输入端被耦合到所述第一D-Q触发器的所述Q输出端，以及所述第二输入端被耦合到所述第二D-Q触发器的所述Q输出端。
8.按照权利要求7的电路，其中所述第四装置包括所述第一D-Q触发器的SET输入端和RESET输入端、所述第二D-Q触发器的SET输入端、以及具有两个输入端和一个输出端的OR门，所述OR门的所述输出被耦合到所述第二D-Q触发器的所述SET输入端，所述OR门的所述两个输入端接收各个相应的溢出和下溢标志，所述第一D-Q触发器的所述SET输入端接收溢出标志，以及所述第一D-Q触发器的所述RESET输入端接收下溢标志。
9.相位/频率检测器电路，它与具有溢出和下溢标志的FIFO缓存器、以及被耦合到压控振荡器(VCXO)的滤波器一起使用，以便电信节点中去抖动恢复的时钟信号(RLCK)，所述电路包括(a)第一触发器，它具有时钟输入端、D输入端、REST输入端、SET输入端、Q输出端、以及Qb输出端，所述第一触发器的所述时钟输入端被耦合到RCLK信号，所述第一触发器的所述RESET输入端被耦合到下溢标志，所述第一触发器的SET输入端被耦合到溢出标志，以及所述第一触发器的所述Qb输出端被耦合到所述第一触发器的所述D输入端；(b)逻辑OR(或)装置，它具有被耦合到下溢标志的第一输入端、被耦合到溢出标志的第二输入端、和输出端；(c)第二触发器，它具有时钟输入端、D输入端、SET输入端、Q输出端、以及Qb输出端，所述第二触发器的所述时钟输入端被耦合到VCXO信号，所述第二触发器的所述SET输入端被耦合到所述逻辑OR装置的所述输出端，以及所述第二触发器的所述Qb输出端被耦合到所述第二触发器的所述D输入端；以及(d)逻辑XNOR装置，它具有被耦合所述第一触发器的所述Q输出端的第一输入端、被耦合所述第二触发器的所述Q输出端的第二输入端、和被耦合到滤波器用于控制VCXO的输出端。
10.用于在电信节点中去抖动恢复的时钟信号(RLCK)的电路，所述电路包括(a)FIFO缓存器，用于缓存在节点处接收的数据，所述FIFO缓存器具有数据输入端、数据输出端、写时钟输入端、读时钟输入端，溢出标志，和下溢标志，所述写时钟输入端被耦合到RCLK信号；(b)压控振荡器(VCXO)，具有控制输入端和被耦合到所述FIFO缓存器的所述读时钟输入端的输出端；(c)滤波器，具有输入端和被耦合到所述VCX0的所述控制输入端的输出端；以及(d)控制电路，包括(i)第一触发器，具有时钟输入端、D输入端、REST输入端、SET输入端、Q输出端、以及Qb输出端，所述第一触发器的所述时钟输入端被耦合到RCLK信号，所述第一触发器的所述RESET输入端被耦合到所述下溢标志，所述第一触发器的SET输入端被耦合到所述溢出标志，以及所述第一触发器的所述Qb输出端被耦合到所述第一触发器的所述D输入端；(ii)逻辑OR(或)装置，具有被耦合到所述下溢标志的第一输入端、被耦合到所述溢出标志的第二输入端、和输出端；(iii)第二触发器，具有时钟输入端、D输入端、SET输入端、Q输出端、以及Qb输出端，所述第二触发器的所述时钟输入端被耦合到所述VCXO的所述输出端，所述第二触发器的所述SET输入端被耦合到所述逻辑OR装置的所述输出端，以及所述第二触发器的所述Qb输出端被耦合到所述第二触发器的所述D输入端；以及(iv)逻辑XNOR装置，具有被耦合所述第一触发器的所述Q输出端的第一输入端、被耦合所述第二触发器的所述Q输出端的第二输入端、和被耦合到所述滤波器用于控制VCXO的输出端。
全文摘要
相位/频率检测器包括两个D－Q触发器(102，104)、OR门(106)、和异NOR(XNOR)门108。相位/频率检测器结合时钟去抖动PLL一起使用，其中来自PIFO的下溢和溢出标志被耦合到OR门的输入端，以及触发器的Q输出端被耦合到XNOR门的输入端。当相位被锁定时，XNOR的输出具有50％的占空比，使得滤波器上的电压保持不变，从而保持稳定的VCXO输出频率。如果恢复的时钟和VCXO以不同的速度运行，则FIFO或者下溢或者溢出。在这种情形下，触发器产生校正脉冲，用于把PLL滤波器电压激励到使得VCXO以正确的频率运行的位置。
文档编号H03L7/08GK1391723SQ00815893
公开日2003年1月15日 申请日期2000年11月7日 优先权日1999年11月17日
发明者A·施斯科夫, B·L·斯塔克利 申请人:美商传威股份有限公司