相位检测器的制造方法
【技术领域】
[0001] 本发明设及相位检测器，更具体地，设及包含锁存器的相位检测器。
【背景技术】
[0002] 相位检测器可W用于检测两个信号之间的相位差。相位检测器经常用于锁相环 (phase-locked loop, F*LL)系统或者迟延锁定环（delay-locked loop, DLL)系统。在许多 应用中，例如在高速电子设备和通信系统中，检测相位差是非常重要的。随着现代电子设备 中增长的操作频率和更高的精度要求，需要快速且精确的相位检测器。
【发明内容】
[0003] 有鉴于此，本发明提供一种相位检测器W有效地解决上述问题。
[0004] 依据本发明的一方面，提供了一种相位检测器。该相位检测器包括第一锁存器和 控制电路。第一锁存器用于响应于第一输入信号和第二输入信号之间的相位差生成第一输 出信号和第二输出信号，其中所述第一输出信号和所述第二输出信号中每一个均包括所述 相位差的第一相位信息和第二相位信息。控制电路用于响应于所述相位差的所述第一相位 信息生成相位指示信号，其中所述相位指示信号指示所述第一输入信号和所述第二输入信 号之间的相对位置。 阳〇化]本发明提供的相位检测器只需要一个时钟周期来提供相位领先/落后结果，可W 提供快速准确的相位指示信号，并且即使两个输入信号之间存在占空比偏差时，本发明提 供的相位检测器也能够提供正确的结果。
[0006] 在阅读各个附图中例示的优选实施例的如下详细描述之后，本发明的运些和其他 目的对本领域技术人员来说无疑将变得显而易见。
【附图说明】
[0007] 图1例示了根据本发明的实施方式的相位检测器。 阳00引图2A、图2B和图2C例示了锁存器的；种可能的实现方式。
[0009] 图3A和图3B例示了图2C所示的锁存器的信号波形。
[0010] 图4例示了根据本发明的实施方式的相位检测器。 W11] 图5例示了根据本发明的实施方式的计算逻辑。
[0012] 图6例示了根据本发明的实施方式的口控逻辑。
[0013] 图7A例示的信号波形显示了第一输入信号Sl领先第二输入信号s2。
[0014] 图7B例示的信号波形显示了第一输入信号Si落后于第二输入信号s2。
[0015] 图8例示了根据本发明的实施方式的相位检测器。
[0016] 图9例示了根据本发明的实施方式的相位检测器。
[0017] 图10例示了根据本发明的实施方式的相位检测器。
【具体实施方式】
[0018] 在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。本领域一般 技术人员应可理解，制造商可能会用不同的名词来称呼同一元件。本说明书及后续的权利 要求并不W名称的差异来作为区别元件的方式，而是W元件在功能上的差异来作为区别的 基准。在通篇说明书及后续的权利要求当中所提及的"包含"是开放式的用语，故应解释成 "包含但不限定于"。此外禪接"一词在此是包含任何直接及间接的电气连接手段。因此， 若文中描述第一装置电性连接于第二装置，则代表该第一装置可直接连接于该第二装置， 或通过其他装置或连接手段间接地连接至该第二装置。
[0019] 图1例示了根据本发明的实施方式的相位检测器1。相位检测器1包括第一锁存 器11和控制电路10。响应于第一输入信号Sl和第二输入信号s2之间的相位差Cp*第一锁 存器11生成第一输出信号pi和第二输出信号p2。第一输出信号pi和第二输出信号p2中 每一个均包括相位差巧的第一相位信息91和第二相位信息私2。响应于相位差(P的第一相 位信息巧1，控制电路10生成相位指示信号PD,其中相位指示信号PD表明了第一输入信号 Sl和第二输入信号s2之间的相对位置。
[0020] 在一个实施方式中，控制电路10包括控制逻辑12和第二锁存器13。控制逻辑12 从第一输出信号Pl中滤除掉第二相位信息?2 W及从第二输出信号p2中滤除掉第二相位 信息92, W生成第一过滤信号ql和第二过滤信号q2。第二锁存器13响应于第一过滤信号 ql和第二过滤信号q2,生成相位指示信号PD。下面给出相位检测器1中元件的详细描述。
[0021] 锁存器是具有两个稳定状态（例如逻辑高电平和逻辑低电平）的电路，可用于存 储状态信息。锁存器一般可W指电平敏感型器件和边沿触发型器件。锁存器通常有两个输 入端和两个输出端，其中在稳定状态两个输出端的逻辑电平极性相反。本发明的锁存器可 W由具有对称结构的对称锁存器实现。对于具有两个输入端的对称锁存器，源自一个输入 端的信号路径的特性（如负载或路径延迟）与源自另一输入端的信号路径的特性相同。对 称锁存器的示例包括SR锁存器、JK锁存器和从基本的SR锁存器修改得到的其他锁存器。 本发明的实施方式W SR锁存器作为第一锁存器11的示例进行解释说明，但并非是限制性 的。其他类型的对称锁存器也可用于相位检测器1中。
[0022] 图2A、图2B和图2C例示了锁存器的=种可能的实现方式。第一锁存器11在本实 施方式中是SR锁存器，可W由与非（NAND) 口或者或非（NOR) 口实现，分别如图2A和图2B 所例示。图2C显示了与图2A相似的实现方式，只是具有反向输出。表1给出了图2A所示 的SR锁存器101的真值表，表2给出了图2C所示的SR锁存器103的真值表。"保持"是指 输出值与前一状态保持相同。
[0023]
[0024]表1 阳0巧]
[0026] 表 2
[0027] 可W根据设计要求和检测器1中使用的其他逻辑块来采用适当的实现方式。在本 实施方式中，第一锁存器11由图2C所示的锁存器103实现，第二锁存器13由图2A所示的 锁存器101实现。应该指出的是，对称锁存器的其他实现方式也适用。
[002引图3A和图3B例示了图2C所示的锁存器103的信号波形。第一锁存器11接收第 一输入信号Sl和第二输入信号s2。在一个实施方式中，第一输入信号Sl和第二输入信号 是s2是具有相同频率和不同相位的两个时钟信号。第一锁存器11可W检测第一输入信号 Sl和第二输入信号s2之间的相位差9。图3A示出了第一输入信号Sl领先第二输入信号 s2。时间Tl表示初始状态。时间T2表示第一输入信号Sl的上升沿和第二输入信号s2的 上升沿之间的时间差。第一锁存器11在此实施方式中是SR锁存器，在时间T2处于设置状 态，因此第一输出信号pi等于1，第二输出信号p2等于0。在时间T3,输入信号Sl和s2都 是逻辑高电平。SR锁存器处于保持状态并保持先前的值。因此，第一输出信号Pl和第二输 出信号p2保持与先前状态相同的逻辑值。时间T4表示第一输入信号Sl的下降沿和第二 输入信号s2的下降沿之间的时间差。第一锁存器11在时间T4处于复位状态，因此第一输 出信号Pl等于0,第二输出信号p2等于1。
[0029] 因此，第一输出信号Pl在时间T2开始时上升并且在时间T4开始时下降。第二输 出信号p2在时间T4开始时上升。由于时间T2和T4对应于第一输入信号Sl和第二输入 信号s2之间的相位差帘，因此关于第一输入信号Sl和第二输入信号s2之间的相位差巧的 信息可通过第一输出信号Pl和第二输出信号p2获得。相位差巧包括第一相位信息如和 第二相位信息q>2。第一相位信息(pi对应于输入信号Sl和s2的上升沿之间的相位差（对应 于时间T2)。第二相位信息带2对应于输入信号Sl和s2的下降沿之间的相位差（对应于 时间T4)。
[0030] 图3B示出了第一输入信号Sl落后于第二输入信号s2。类似的，第一锁存器11在 时间T2处于复位状态，在时间T3处于保持状态，在时间T4处于设置状