态。关于输入信号 Si和s2之间的相位差巧的信息也可由第一输出信号Pl和第二输出信号p2获得。相位差 巧包括第一相位信息和第二相位信息92。第一相位信息帘1对应于输入信号Sl和s2的 上升沿之间的相位差（对应于时间T2)。第二相位信息(p2对应于输入信号Sl和s2的下降 沿之间的相位差（对应于时间T4)。由于第一输入信号Sl和第二输入信号s2之间的相位 差？由第一输出信号Pl和第二输出信号p2获得，因此可W基于第一输出信号Pl和第二输 出信号p2确定第一输入信号Sl是领先还是落后第二输入信号s2。
[0031] 在此实施方式中，对应于下降沿的第二相位信息(p2被故意滤除掉。换句话说，相 位指示信号PD可W仅基于第一相位信息巧1确定，第一相位信息巧1对应于两个输入信号Sl 和s2的上升沿之间的相位差。由于第二相位信息啤2被滤除掉，因而第一输入信号Sl和第 二输入信号s2的下降沿之间的时间差不会影响相位指示信号PD。相位检测器1可W在第 一输入信号Sl和第二输入信号s2的上升沿偏差之后立即确定相位指示信号PD。一旦确定 了相位指示信号PD,结果将保持稳定的电平，而不论第二相位信息为何。不需要对相位 指示信号PD进一步的信号处理，如累积或平均。因此相位检测器1可W非常快地生成相位 指示信号PD。
[0032] 在一个实施方式中，控制逻辑12从第一输出信号Pl和第二输出信号p2滤除掉第 二相位信息Cf。。滤除过程可W取决于第一输入信号Sl和第二输入信号s2的状态。有多种 方式来实现控制逻辑12用于运种滤除过程。
[0033] 图4例示了根据本发明的实施方式的相位检测器1。控制逻辑12的可能实现方式 在图4中示出。控制逻辑12包括计算逻辑121和口控逻辑（gating logic) 122。计算逻辑 121响应于第一输入信号Sl和第二输入信号s2生成控制信号cl。口控逻辑122响应于控 制信号Cl从第一输出信号Pl滤除掉第二相位信息(時W生成第一过滤信号ql，并响应于控 制信号Cl从第二输出信号p2滤除掉第二相位信息Cp2 W生成第二过滤信号q2。
[0034] 在运个实施方式中，n控逻辑122可W作为闭锁装置化locking device)，W防止 第二相位信息巧2传播到口控逻辑122的外部。闭锁装置可W由具有适当控制逻辑信号的 逻辑口实现。例如，逻辑与（AND) 口的一个输入端的逻辑0可W阻止逻辑与口的另一输入 端的信息被传播出去。在运个示例中，逻辑0称为逻辑与口的控制值。一个输入端的控制 值控制逻辑口的输出值，从而可W阻止在另一输入端的信息被传播出去。在上面的示例中， 逻辑与口也可W由逻辑与非口（NAND)取代。另一个例子是将逻辑1施加到逻辑或（OR) 口 或逻辑或非（NOR) 口的一个输入端，逻辑或口或逻辑或非口的控制值为逻辑1。
[0035] 在此实施方式中，计算逻辑121生成用W控制口控逻辑122的操作的控制信号cl。 因为目的是滤除掉对应于下降沿转变的第二相位信息q>2,在第一输入信号Si和第二输入 信号s2的下降沿之间的时间期间控制信号Cl被设置为控制值。
[0036] 图5例示了根据本发明的实施方式的计算逻辑121。计算逻辑121包括逻辑或口 211、逻辑与非口 212和锁存器213。在一个实施方式中，锁存器213可W由与非类型的SR 锁存器实现，例如图2A所示的锁存器101。逻辑或口 211通过第一输入端接收第一输入信 号Sl和通过第二输入端接收第二输入信号s2。逻辑与非口 212接收第一输入信号Sl和第 二输入信号s2。锁存器213的一个输入端禪接到逻辑或口 211的输出。锁存器213的另一 输入端禪接到逻辑与非口 212的输出。锁存器213通过输出端生成控制信号cl。根据此实 施方式中所使用的逻辑口，在第一输入信号Sl和第二输入信号s2的下降沿之间的时间期 间（如图3A和图3B所示的时间T4)，控制信号Cl被设置为逻辑0。逻辑O是逻辑与口和 逻辑与非口的控制值。因此此实施方式中的口控逻辑122可W由逻辑与非口实现，从而滤 除掉第二相位信息92。
[0037] 图6例示了根据本发明的实施方式的口控逻辑122。口控逻辑122包括第一逻辑 与非口 221和第二逻辑与非口 222。第一逻辑与非口 221接收第一输出信号Pl和控制信 号Cl, W生成并输出第一过滤信号ql。第二逻辑与非口 222接收第二输出信号p2和控制 信号Cl, W生成并输出第二过滤信号q2。在此实施方式中逻辑与非口用作口控设备，因此， 当控制信号Cl等于0时，输出信号Pl和p2中的信息不会传播到过滤信号ql和q2。
[003引 由于口控逻辑122用于阻止第二相位信息<p2传播，控制信号Cl可W在恰当的时 间在输出信号Pl和p2中阻止第二相位信息q>2。请参考图4。在一个实施方式中，计算逻辑 121的路径延迟大于第一锁存器11的路径延迟，因而控制信号Cl可W W正确的时机输入 到口控逻辑122。例如，通过采用适当的口尺寸和/或负载参数，计算逻辑121的路径延迟 可W大于第一锁存器11的路径延迟。在一个实施方式中，延迟元件，例如串行连接的多个 反向器，也可W用来协助计算逻辑121，W使得计算逻辑121的路径延迟大于第一锁存器11 的路径延迟。
[0039] 第二锁存器13禪接到控制逻辑12的口控逻辑122,用于接收第一过滤信号ql和 第二过滤信号q2并生成相位指示信号PD。相位指示信号PD指示第一输入信号Sl是领先 还是落后于第二输入信号s2。在一个实施方式中，第二锁存器13由与非类型的SR锁存器 实现，如图2A所示的锁存器。。
[0040] 图7A例示的信号波形显示了第一输入信号Sl领先第二输入信号s2。由计算逻 辑121生成信号sl+s2(或运算）、；!乃（与非运算）、控制信号cl。在时间T3和T4,控制 信号Cl为逻辑0。请参阅图6的口控逻辑122。因此过滤信号ql和q2在时间T3和T4为 逻辑1，不论输出信号Pl和p2的状态为何。过滤信号ql和q2被馈送至第二锁存器13,因 此第二锁存器13在时间T3和T4为保持状态。注意到，第二锁存器13在时间Tl和巧也 为保持状态。第二相位信息艰2并不影响相位指示信号PD,因为第二锁存器13在时间T4为 保持状态。换句话讲，相位指示信号PD取决于第一相位信息(P i，该第一相位信息巧1对应 于第一输入信号Sl和第二输入信号s2的上升沿之间的相位差。一旦确定了相位检测的结 果，第二锁存器13仍继续保持状态，W提供具有稳定值的输出信号。
[0041] 图7B例示的信号波形显示了第一输入信号Sl落后于第二输入信号s2。同样的， 控制信号Cl在时间T3和T4为逻辑0。因此，第二相位信息爭2并不影响相位指示信号PD, 因为第二锁存器13在时间T3和T4为保持状态。在图7A中，不论相位指示信号PD在时间 Tl为何，相位指示信号PD从时间T2开始变成逻辑0, W指示第一输入信号Sl领先第二输 入信号s2。时间Tl的"X"表示相位指示信号PD源自先前的时钟周期，可W为逻辑0或逻 辑1。在图7B，相位指示信号PD从时间T2开始变成逻辑1，W指示第一输入信号Sl落后 于第二输入信号s2。换句话说，在第一输入信号Si和第二输入信号s2之间的上升沿偏差 后，相位指示信号PD立即是正确的。此外，相位指示信号PD之后保持稳定值。当第一输入 信号Sl的上升沿和第二输入信号s2的上升沿之间的领先/落后状态变化时，相位指示信 号PD变化。一检测到上升沿偏差，相位指示信号PD就会显示相应的结果并且之后保持在 稳定状态。因此，相位检测器1可用于非常高速的应用。
[0042] 此外，第一输入信号Sl的占空比可能不同于第二输入信号s2的占空比。在图7A 和图7B所示的示例中，输入信号Sl的占空比小于输入