专利名称：输出缓冲的过电压保护电路的制作方法
技术领域：
本实用新型涉及一种保护电路，特别涉及一种输出缓冲的过电压保护电路。
目前业界已知的输出缓冲电路，是如
图1所示，其主要是于资料输出线161与输出入接脚(I/Opad)145之间设有一输出缓冲电路，其中资料输出线161与一输出控制信号163分别连接一及闸(AND gate)141的两个输入端，而及闸141的输出端则通过一节点(node)181连接到一上拉(pull-up)电路与一下拉(pull-down)电路，再通过该上拉与下拉电路将芯片核心(core)电路产生的资料传送到输出入接脚145。其上拉电路中包含有一上拉晶体管121与一保护晶体管123，该上拉晶体管121的漏极(drain)连接一外部工作电位VPP，源极(source)连接保护晶体管123的漏极，闸极(gate)则连接节点181。保护晶体管123的源极通过一节点183连接输出入接脚145，闸极则连接外部工作电位，形成一保护元件。该上拉晶体管121可根据输出资料的信号而导通或关闭，将节点183的电位上拉而传输高电位的信号。
下拉电路包含有一反相器(inverter)143、一下拉晶体管127与一保护晶体管125，其中保护晶体管125的漏极连接节点183，源极连接下拉晶体管127的漏极，而闸极则连接外部工作电位，形成一保护元件。下拉晶体管127的源极连接一地电位VGG，而反相器143的输入端则连接节点181，输出端连接到下拉晶体管127的闸极。如此，当输出资料信号为低电位时，节点181的电位为低电位，反相器143将输出一高电位使下拉晶体管127导通，而将节点183的电位下拉，以传送低电位的信号。
上述已知的输出缓冲电路，虽可达到芯片内部工作电压与外部工作电压缓冲的效果，然由于其是利用两个串联的晶体管来运作，在相同的信道长度下，如要拥有与单独一个晶体管相同的电流驱动能力时，其信道的宽度必须大幅增加，如此将会占用芯片中较大的面积。
另外，当产生静电放电(Electrostatic Discharge；ESD)效应时，上拉晶体管以及下拉晶体管亦可提供由IO端到VPP或VGG的放电路径。此时，如上述由两个晶体管串联所构成的电路，其晶体管较不容易导通来帮助放电。
又，由于现在半导体制程技术日益进步，元件尺寸日益缩小，在高元件密度的芯片中，两个邻近的晶体管容易产生p-n-p的双载子接面晶体管(BJT)的寄生元件，而此寄生元件很容易被静电放电电流所烧毁而在工作电位VPP与地电位VGG之间造成永久短路的破坏，实为芯片设计业者的一大困扰。
因此，如何针对上述已知输出缓冲电路所产生的缺点，以及使用时所发生的问题提出一种新颖的解决方案，设计出一种简单而实用的输出缓冲电路，不仅可有效提供输出缓冲的效果，减少产生寄生元件的机会，且可简化制程的复杂程度，防止漏电流的产生，长久以来一直是使用者殷切盼望及本创作人欲行解决的困难点所在，而本创作人基于多年从事于资讯及电子产业的相关研究、开发、及销售的实务经验，乃思及改进的意念，经多方设计、探讨、试作样品及改进后，终于研究出一种输出缓冲的过电压保护电路，以解决上述的问题。
发明内容
本实用新型是要提供一种输出缓冲的过电压保护电路，以解决使芯片的核心电路不会因外部工作电压过高而受到损坏的技术问题。
解决上述技术问题所采用的技术方案是这样的一种输出缓冲的过电压保护电路，设置于资料输出元件与连接于输出入接脚的输出入节点间，其特征是，主要包括有一上拉晶体管，其漏极连接一外部工作电位，源极连接一输出入节点，闸极则通过一升压节点连接一资料输出元件；一升压晶体管，其漏极连接外部工作电位，源极连接升压节点；一升压控制电路，其输入端连接该输出入节点，一输出端连接该升压晶体管的闸极，该输出入节点产生过高的电压状态下，其输入端感测得知而于输出端传送一信号，该升压晶体管导通，其上拉晶体管于关闭状态下将闸极的电位拉高，以降低闸极与源极间的跨压，减少产生漏电流的机会；该升压控制电路包含有一控制晶体管，其漏极连接于该升压控制电路的输入端，源极连接该升压晶体管的闸极，而其闸极则连接一输出控制信号；该资料输出元件与该上拉晶体管间设有一传输闸，其输入端连接该输出元件，输出端通过该升压节点连接该上拉晶体管，而控制端则连接该控制晶体管的源极，该传输闸依控制晶体管的信号而启闭；该升压控制电路设有一第二控制晶体管，其漏极与控制晶体管的源极连接，源极接地，闸极则连接一与该输出控制信号相对的对偶信号，该控制晶体管关闭状态下，该升压控制电路输出端的电位下拉；该升压控制电路包含有一电压过滤装置，其输入端连接控制晶体管，输出端则分别连接传输闸的控制端与升压晶体管的闸极，该电压过滤装置可于输入端的电位高于一设定值状态下，其输出端输出一工作电位信号；该传输闸包含有一组并联的N沟道晶体管及P沟道晶体管；该电压过滤装置是包含有一高临界电压反相器及一低临界电压反相器，其中该高临界电压反相器的输入端连接控制晶体管的源极，输出端连接该低临界电压反相器的输入端，而该低临界电压反相器的输出端连接至传输闸的控制端与升压晶体管的闸极；该升压控制电路包含有一高临界电压反相器及一低临界电压反相器，该高临界电压反相器的输入端连接控制晶体管的源极，输出端连接该低临界电压反相器的输入端与传输闸中的N沟道晶体管的闸极，而该低临界电压反相器的输出端则连接传输闸中的P沟道晶体管的闸极与升压晶体管的闸极；该电压过滤装置包括有一高临界电压反相器及一组串联的P沟道晶体管与N沟道晶体管，该升压晶体管的漏极连接于一核心工作电位；其中该P沟道晶体管的漏极连接该核心工作电位，源极与该N沟道晶体管的漏极同时连接到传输闸的控制端与该升压晶体管的闸极，该N沟道晶体管的源极接地，该P沟道晶体管与N沟道晶体管的闸极同时连接高临界电压反相器的输出端，并与传输闸中的N沟道晶体管的闸极相连接；该保护电路还包含有一下拉缓冲电路，连接于该输出入节点。
本实用新型主要是包含有一上拉晶体管，其漏极连接一外部工作电位，源极连接一输出入节点，闸极则通过一升压节点连接一资料输出元件；一升压晶体管，其漏极连接外部工作电位，源极连接升压节点；及一升压控制电路，其输入端连接该输出入节点，一输出端连接该升压晶体管的闸极，可于输出入节点产生过高的电压时，由输入端感测得知而于输出端传送一信号，让该升压晶体管导通，可使该上拉晶体管于关闭的状态下将闸极的电位拉高，以降低闸极与源极间的跨压，可防止漏电的产生，并避免上拉晶体管闸极氧化层崩溃而造成元件损坏，从而解决了使芯片的核心电路不会因外部工作电压过高而受到损坏的技术问题。
本实用新型是有关于一种保护电路，尤指一种输出缓冲的过电压保护电路，其主要是于一输出缓冲保护电路中，利用一级晶体管配合一升压控制电路，即可于输出入端出现较高电压时，将上拉晶体管的闸极电位提高，在上拉晶体管保持关闭的状况下，降低闸极与源极间的跨压，可保护元件并防止漏电；其优点如下
1、该保护电路主要是利用一级上拉晶体管作为输出的缓冲，可有效节省使用面积；2、该保护电路并可于一级上拉晶体管的闸极连接一升压电路，可于输出入端出现高压时，提高闸极的电压，以降低该上拉晶体管闸极与源极间的跨压，可防止产生漏电流，并避免上拉晶体管闸极氧化层崩溃而造成元件损坏；3、该保护电路其资料输出元件尚可增设一传输闸，可进一步保护核心电路；4、该保护电路其升压电路包含一升压元件及一升压控制电路，可由升压控制电路感测输出入端的过高电压而启动该升压元件，以提高上拉晶体管闸极的电位；5、该保护电路尚可包含有一静电放电保护电路，可加强对核心电路的保护。
图2是本实用新型一较佳实施例的电路图。
图3是本实用新型另一实施例的电路图。
输出入节点253与地电位VGG间则设有一下拉缓冲电路(pull-downbuffer)26，以传输低电位信号。其主要是利用一保护晶体管263，将其漏极连接输出入节点253，闸极连接外部工作电位VPP，形成一保护元件，其源极则连接一下拉晶体管261的漏极。该下拉晶体管261的源极连接地电位VGG，而闸极与节点251间设有一反相器241，可于输出资料为低电位信号时，使该下拉晶体管261导通，将输出入节点253的电位下拉，而输出资料为高电位信号时，则将该下拉晶体管261关闭。
本实用新型对于上拉晶体管221的保护方法，是增设一升压晶体管227，使其漏极连接外部工作电位，源极连接升压节点259，闸极则连接一升压控制电路。当输出入节点253处出现过高的电压时，该升压控制电路即发出一控制信号使升压晶体管227导通，可将升压节点259的电位上拉。
该升压控制电路包含有一控制晶体管223、一第二控制晶体管225、一高临界电压反相器(high-threshold inverter)247及一低临界电压反相器249。而上拉电路中，升压节点259与节点251间尚可设有一并联的NMOS 243与PMOS 245所组成的传输闸24，以加强对核心电路的保护。
升压控制电路中控制晶体管223的漏极连接到输出入节点253，源极连接节点255，闸极连接一与输出控制信号EN相对的对偶控制信号EN_(当EN为1时，EN_为0；EN为0时，EN_为1)。第二控制晶体管225的漏极连接节点255，源极接地，闸极则连接输出控制信号EN。该高临界电压反相器247的输入端连接于节点255，输出端通过节点257连接低临界电压反相器249的输入端与传输闸24中NMOS 243的闸极。该低临界电压反相器249的输出端则通过节点258连接到升压晶体管227的闸极与传输闸24中PMOS 245的闸极。
整个电路的作业情形如下当输出控制信号EN为1时，对偶控制信号EN_为0，此时节点255的电位降至0V，节点257的电位为VPP，节点258的电位为0V，故升压晶体管227关闭，而传输闸24为导通，输出信号可通过上拉晶体管221正确传输。
当输出控制信号EN为0时，对偶控制信号EN_为1，此时控制晶体管223导通，第二控制晶体管225关闭，故输出入节点253处的信号可进入升压控制电路中。当输出入节点253处出现过高的电压时，若节点255的电压高于高临界电压反相器247的临界电压(threshold voltage)时，节点257的电位下降到0V，节点258的电位为VPP。此时传输闸24关闭，而升压晶体管227导通，可将升压节点259的电位拉高到外部工作电位减去升压晶体管227的临界电压(Vt)，亦即VPP-Vt。
如此，即可在上拉晶体管221保持关闭的状态下(闸极的电位小于源极的电位)，提高闸极的电位，减少闸极与源极的跨压，以避免元件损坏，并防止漏电流的产生。
此外，尚可增设一静电放电保护电路28，连接于该输出入节点253，其主要是包含有串联的NMOS 283与NMOS 281。其中NMOS 283的闸极连接外部工作电位VPP，NMOS 281的闸极则与源极同时连接地电位。可由该静电放电保护电路28加强整体对静电放电效应的保护效果。又，于资料输入部分，可于该输出入节点253与资料输入线209之间，增设一闸极连接外部工作电位VPP的晶体管207，即可达到缓冲的效果。
最后，请参阅图3所示，是本实用新型另一实施例的电路图，其主要电路结构大致与图2所述实施例相同，主要差异在于上述实施例中，其低临界电压反相器249亦可以一组串联的PMOS 321与NMOS 323加以取代；而该实施例中其升压晶体管227的漏极连接于一芯片核心运作时的核心工作电位VDD。其中该PMOS 321的漏极可连接于该核心工作电位VDD，源极与NMOS 323的漏极同时连接节点258，NMOS 323的源极接地，而两者的闸极则同时连接到节点257。如此，当升压控制电路因输出入节点253产生高电压而启动时，节点257电位为0，节点258电位为VDD，可将传输闸24关闭。而升压晶体管227亦可于此时导通，将升压节点259的电位上拉到VDD-Vt，可达到与图2所示实施例相同的效果。
在上述各实施例中，各上拉晶体管及控制晶体管是以N沟道金属氧化物晶体管(NMOS)构成为主。然而，依照本实用新型的精神，将各元件以其它晶体管作等效替换，亦应包含于本实用新型范围内。
以上所述，仅为本实用新型的一较佳实施例而已，并非用来限定本实用新型实施的范围，即凡依本实用新型申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本实用新型的专利范围内。
综上所述，当知本实用新型是有关于一种保护电路，尤指一种输出缓冲的过电压保护电路，其主要是于一输出缓冲保护电路中，利用一级晶体管配合一升压控制电路，即可于输出入端出现较高电压时，将上拉晶体管的闸极电位提高，在上拉晶体管保持关闭的状况下，降低闸极与源极间的跨压，可保护元件并防止漏电。故本实用新型实为一富有新颖性、先进性，及可供产业利用功效，符合实用新型专利申请要件，故依法提出实用新型专利申请。
权利要求1.一种输出缓冲的过电压保护电路，设置于资料输出元件与连接于输出入接脚的输出入节点间，其特征是，主要包括有一上拉晶体管，其漏极连接一外部工作电位，源极连接一输出入节点，闸极则通过一升压节点连接一资料输出元件；一升压晶体管，其漏极连接外部工作电位，源极连接升压节点；一升压控制电路，其输入端连接该输出入节点，一输出端连接该升压晶体管的闸极，该输出入节点产生过高的电压状态下，其输入端感测得知而于输出端传送一信号，该升压晶体管导通，其上拉晶体管于关闭状态下将闸极的电位拉高，以降低闸极与源极间的跨压。
2.根据权利要求1所述的输出缓冲的过电压保护电路，其特征是该升压控制电路包含有一控制晶体管，其漏极连接于该升压控制电路的输入端，源极连接该升压晶体管的闸极，而其闸极则连接一输出控制信号。
3.根据权利要求2所述的输出缓冲的过电压保护电路，其特征是该资料输出元件与该上拉晶体管间设有一传输闸，其输入端连接该输出元件，输出端通过该升压节点连接该上拉晶体管，而控制端则连接该控制晶体管的源极，该传输闸依控制晶体管的信号而启闭。
4.根据权利要求2所述的输出缓冲的过电压保护电路，其特征是该升压控制电路设有一第二控制晶体管，其漏极与控制晶体管的源极连接，源极接地，闸极则连接一与该输出控制信号相对的对偶信号，该控制晶体管关闭状态下，该升压控制电路输出端的电位下拉。
5.根据权利要求3所述的输出缓冲的过电压保护电路，其特征是该升压控制电路包含有一电压过滤装置，其输入端连接控制晶体管，输出端则分别连接传输闸的控制端与升压晶体管的闸极，该电压过滤装置可于输入端的电位高于一设定值状态下，其输出端输出一工作电位信号。
6.根据权利要求3所述的输出缓冲的过电压保护电路，其特征是该传输闸包含有一组并联的N沟道晶体管及P沟道晶体管。
7.根据权利要求5所述的输出缓冲的过电压保护电路，其特征是该电压过滤装置是包含有一高临界电压反相器及一低临界电压反相器，其中该高临界电压反相器的输入端连接控制晶体管的源极，输出端连接该低临界电压反相器的输入端，而该低临界电压反相器的输出端连接至传输闸的控制端与升压晶体管的闸极。
8.根据权利要求6所述的输出缓冲的过电压保护电路，其特征是该升压控制电路包含有一高临界电压反相器及一低临界电压反相器，该高临界电压反相器的输入端连接控制晶体管的源极，输出端连接该低临界电压反相器的输入端与传输闸中的N沟道晶体管的闸极，而该低临界电压反相器的输出端则连接传输闸中的P沟道晶体管的闸极与升压晶体管的闸极。
9.根据权利要求5所述的输出缓冲的过电压保护电路，其特征是该电压过滤装置包括有一高临界电压反相器及一组串联的P沟道晶体管与N沟道晶体管，该升压晶体管的漏极连接于一核心工作电位；其中该P沟道晶体管的漏极连接该核心工作电位，源极与该N沟道晶体管的漏极同时连接到传输闸的控制端与该升压晶体管的闸极，该N沟道晶体管的源极接地，该P沟道晶体管与N沟道晶体管的闸极同时连接高临界电压反相器的输出端，并与传输闸中的N沟道晶体管的闸极相连接。
10.根据权利要求1所述的输出缓冲的过电压保护电路，其特征是包含有一下拉缓冲电路，连接于该输出入节点。
专利摘要一种输出缓冲的过电压保护电路，设置于资料输出元件与连接于输出入接脚的输出入节点间，其特征是主要包括有一上拉晶体管，其漏极连接一外部工作电位，源极连接一输出入节点，闸极则通过一升压节点连接一资料输出元件；一升压晶体管，其漏极连接外部工作电位，源极连接升压节点；一升压控制电路，其输入端连接该输出入节点，一输出端连接该升压晶体管的闸极，该输出入节点产生过高的电压状态下，其输入端感测得知而于输出端传送一信号，该升压晶体管导通，其上拉晶体管于关闭状态下将闸极的电位拉高，以降低闸极与源极间的跨压，可防止漏电的产生，并避免上拉晶体管闸极氧化层崩溃而造成元件损坏，而具实用性。
文档编号H03K19/0185GK2562502SQ0223950
公开日2003年7月23日 申请日期2002年6月25日 优先权日2002年6月25日
发明者林明德, 颜敬贤 申请人:威盛电子股份有限公司