专利名称：使用于锁相回路之高速可程序同步计数器的制作方法
背景计算机硬盘机，亦如同所知之固定硬盘机或硬件机，已经变成一事实上计算机系统资料储存的标准。他们的激增可被直接地归因于他们的低价格，高储存容量以及可信度，除了广泛的可用性，还有低功率消耗，快速资料转移速度且降低物理尺寸。
硬盘机典型地包含一或多旋转磁性盘被装进一环境控制的空间中。硬件机装置可能具有几个读/写头其介于磁性盘之接口。磁盘驱动器装置可能更包含电子装置用来读以及写资料以及用来与其它装置接合。电子装置系被与读/写头接合且包含电路以控制接头位置以及产生或感应转盘上之电磁场。电子装置将从一主机装置接收之资料转码，例如一人计算机，以及将该资料翻译成磁性编码，其系被写到转盘之上。当资料被要求，电子装置定位该资料，感应磁性编码，且转译编码为二进制的数字数据。错误检查以及修正可能亦被应用于确认精确的资料储存以及恢复。
读/写头侦测以及纪录被编码的资料为磁通量的面积。资料系藉由在两邻近的转盘区域之一逆转的通量之存在或缺乏来编码。资料可能使用一如所知之”波峰侦测”的方法被读取，藉由该方法，一分予读/写头之电压波峰系被侦测当一通量逆转通过读/写头时。然而，增加储存密度，需要减少的波峰振幅，更好的讯号辨别以及更高的转盘旋转速度都将波峰推至更接近邻近。因此，波峰侦测方法变为更加地复杂。
在读/写头以及翻译磁性编码方法已经有进展。例如，磁阻(MR)读/写磁头已经被发展。MR磁头已经被设计具有增加敏感度以及增加讯号辨别。此外，如同所知的技术部分作出响应最大可能性(PRML)已经被发展。PRML基于磁盘驱动器装置功能基于一实施于磁盘驱动器电子装置的算法以读取由磁通量逆转所产生之模拟波形。取代寻找波峰值，PRML基于数字地机样品模拟波形(部分作出响应)以及完成先进的讯号处理技术以决定由波形(最大可能性)所表现之一最相似的位模式。PRML技术容许磁性讯号中更多噪声，允许使用较低品质的转盘以及读/写磁头，其亦增加制造产率以及较低成本。
由于硬件机装置典型地由例如储存成本/单元、资料转换速度、功率需求以及形状因素(物理尺寸)的因素而构成差异，对于增大的硬件机装置组件有一需要证明在增加储存容量、操作速度、可信度以及功率效率是有成本效益的。例如，PRML电子装置可能包含一锁相回路(PLL)其提供一回馈时脉讯号用以同步化以PRML为基础的硬件机装置之读以及写的操作。回馈时脉讯号可能由一计数器从一电压控制震荡器(VCO)之输出时脉讯号被衍生。该计数器，亦被参考如一分配者，当一所需的数量的高速时脉脉冲已经被计数时藉由产生一时脉脉冲衍生回馈时脉讯号。据此，计数器提供一回馈时脉讯号具有输出时脉之一标准频率。
因VCO输出时脉讯号频率增加，对于较大的计数器以提供具有VCO输出时脉讯号频率之一所需的标准频率的一回馈时脉讯号的需要亦增加。然而，当计数器尺寸长大，则计数器速度减少。计数器设计可能提供增加的速度但是不可程序化。
据此，在此技术中，对一高速可程序化的同步计数器有一需要。
发明简述一高速可程序化同步计数器其可被使用于一部份作出响应、最大可能性(PRML)读/写频道系被揭露。计数器，亦被参考如一分配器，可被提供于一锁相回路(PLL)之回馈电路中。计数器从锁相回路中一电压控制震荡器(VCO)之一输出时脉讯号衍生一回馈时脉讯号。
一可程序化同步高速计数器之实施例包含一时脉输出；一最无意义位计数器；一最有意义位计数器；一计数输入电路；以及一计数器输出电路。时脉输入可能被配置以接收一时脉讯号于一输入节点上。时脉讯号可能为一由一VCO所提供之高速输出时脉。
最无意义位计数器可能与时脉输入节点耦合。最无意义位计数器系配置以减少一最无意义位计数值以因应一时脉讯号。最无意义位计数器更提供一讯号在一输出节点于最无意义位计数器当最无意义位计数器减少至一零计数值时。
最有意义位计数器可能被与最无意义位输出节点耦合。当最无意义位计数器提供零计数讯号于输出节点，最有意义位计数器减少一最有意义位的计数值。最有意义的位计数器亦提供一讯号于一输出节点对于最有意义的位零当最有意义的位计数器减少至一零计数值时。
最无意义位计数器可能因为最有意义的位计数器更被与输出节点耦合。最无意义的位计数器重置为一最高计数值对于最无意义的位计数器，当最无意义的位计数器而具有一零计数值且最有意义的位输出讯号具有一非零计数值时。最无意义的位以及最有意义的位计数器重新加载一初始状态当最无意义的位以及最有意义的位计数器而具有一零计数值时。
计数输入电路接收一计数值其系被程序化进入计数器中。计数值系包含最无意义的位以及最有意义的位。计数输入电路程序化初始状态对于最无意义的位计数器使用最无意义的位且程序化最有意义的位计数器使用最有意义的位。
计数器输出系被与最无意义的位计数器以及最有意义的位计数器之输出耦合。计数器输出电路提供一时脉脉冲于一计数器输出节点，以因应最无意义的位零态讯号以及最有意义的位零态讯号。
计数高速时脉脉冲之方法的实例包含步骤为接收一时脉讯号；接收一计数值，其包含最无意义的位以及最有意义的位；使用最无意义的位程序化一最无意义的位计数器且使用最有意义的位程序化一最有意义的位计数器；减少最无意义位计数器以因应时脉讯号且产生一最无意义位之零计数讯号当最无意义位计数器而具有一零值时；减少最有意义位计数器以因应最无意义位之零计数讯号且产生一最有意义位之零计数讯号当最有意义位计数器而具有一零值时；以及产生一输出讯号以因应最无意义位之零计数讯号以及最有意义位之零计数讯号。
本发明简介之前述讨论系被提供仅藉由介绍的方式。在此部份没有任何应该被限制如同权利要求中所述，其定义本发明的范围。本发明之另外的目的以及优点将被提出于下列叙述中，以及在某程度上将明显地从叙述，或可能被学习藉由本发明的实施。本发明的目的以及优点可能被了解且获得藉由特别地在权利要求中指出之结合以及手段。
图标简要说明
图1A描述一示范的硬件机装置耦合一主机装置之一方块图；图1B描述使用一硬件机装置伴随读/写磁频道之方块图2系一方块图描述一读/写频道之一示范的锁相回路；图3系一锁相回路之一高速可程序化同步计数器之方块图；图4说明一高速可程序化同步计数器之状态图；图5系一高速可程序化同步计数器之一最无意义位计数器组件之一方块图；图6系一高速可程序化同步计数器之一最有意义位计数器组件之方块图；图7系一最无意义位计数器之逻辑电路之摘要图；图8系一最有意义位计数器之逻辑电路之摘要图；图9说明一流程图根据计数高速时脉脉冲之一示范的方法。
详细说明此处所数之实施例关于一部份作出响应，最大可能性(PRML)为基础之读/写频道。读/写频道系与一硬件装置之读/写磁头耦合。此处，措词”耦合”系定义为表示直接地连接至或间接的连接经过一或多中间组件。此中间组件可能包含硬件或软件基础组件。读/写频道将数字资料从一主机装置转变成电子脉冲以控制一读/写磁头雌性地读以及纪录资料到硬盘中。在读的操作期间，读/写频道接收一模拟波形磁性地由读/写磁头感应且转变其波形为数字资料而储存于硬盘中。
图标的实施例提供一高速可程序化同步计数器(高速计数器)使用于一PRML基础的读/写频道之锁相回路(PLL)。高速计数器从一电压控制震荡器(VCO)产生之一高速输出时脉衍生一时脉讯号。时脉讯号系被衍生藉由当一被程序化的数量的VCO输出时脉讯号脉冲已经在一计数器输入节点被接收时产生一时脉讯号脉冲于一计数器输出节点。据此，高速计数器提供一时脉讯号，其具有一VCO输出时脉讯号之标准频率。
高速计数器可能被程序化以产生一具有所需VCO输出时脉讯号之标准频率时脉讯号。时脉讯号可能被使用在一PLL之回馈电路，以控制VCO输出时脉讯号之频率。例如，当其需要VCO输出时脉讯号以具有一频率其系为一参考时脉讯号之频率的20倍，则计数器倍程序化以一计数值为20。由一计数值20，高速计数器将产生一时脉讯号为每20脉冲之VCO输出时脉讯号。时脉讯号脉冲共同地将形成一回馈时脉讯号。回馈时脉讯号可能被与参考时脉讯号比较且VCO被调整以提供一VCO输出时脉讯号，其系参考时脉讯号的20倍。当参考时脉讯号具有一频率为40MHz，举例来说，则VCO输出时脉讯号将为同步化于20倍的参考时脉讯号频率而具有一频率为800MHZ。
本实施例将被解释以参考随附的图1至九。现在参考图1A，一硬件机装置100耦合一主机装置112之方块图被显示。为了更加清晰，一些组件，例如一伺服/促动器电动机控制，均未显示。机装置100包含磁性表面以及轴电动机102，读/写磁头以及促动机配件104，前置扩大机106，一读/写频道108以及一控制器110。前置扩大器106系与读/写频道108耦合经由接口114以及116。控制器110与读/写频道108经由接口118以及120交界。
为了从硬盘100读取，主机装置112提供一位置识别器其辨别磁盘驱动器装置上数据的位置，如一圆柱以及扇形地址。控制器110接收此地址以及决定转盘102上资料之物理位置。控制器110接着移动读/写磁头进入适合的位置以旋转于接近读/写磁头104。当数据旋转时，读/写磁头104感应逆转通量之存在或缺乏，产生一束的模拟讯号资料。此资料系被通过到前置扩大器106其放大讯号且通过资料到读/写频道108经由接口114。如同下面将被讨论，读/写频道接收被放大的模拟波形从前置扩大器106且译码此波形为其所显示之数字二进制的资料。此数字二进制数据系接着经过控制器110经由接口118。控制器110以祝基装置112为硬件机装置100接口且可能包含额外的功能，例如快取或错误侦测/修正功能，打算增加操作速度以及/或硬件机装置100之可信度。
对于写的操作，主机装置112提供控制器110具有二进制数字资料被写以及写入该数据之位置，如圆柱以及扇形地址。控制器110移动读/写磁头104至一设计的位置且传送二进制的数字数据被写至读/写频道108经由接口120。读/写频道108接收二进制的数字资料，将其编码且产生一模拟讯号其被使用以机读/写磁头104给予适当的磁通量逆转到表现二进制数字资料之磁性转盘102之上。讯号被传送至前置扩大器106经由接口116其机读/写磁头104。
参考图1B，一示范的读/写频道108系被显示其支持部分作出响应最大可能性(PRML)编码技术使用于图1A之硬件机装置100。为了清晰，一些组件已经被省略。读/写频道108可能被执行如同一集成电路使用一互补的金属氧化物半导体(CMOS)方法之晶体管具有一有效频道长度0.18微米。其将被鉴别其它处理技术以及特征尺寸可能被使用且此处所揭露之电路系统可能被进一步与其它电路系统整合，包含硬盘电子装置例如硬盘控制器逻辑。如同已经描述的，读/写频道108在二进制数字资料以及转盘102上表现磁通量之模拟讯号之间转变。读/写频道108系被分割成两个主要部分，读取路径156以及写入路径158。
写入路径158包含一平行于串联之整流器144，一进行长度限制的编码器(RLL)146，一同位编码器148，一写入预先补整电路150以及一机电路152。平行于串联之整流器144从主机装置112经由接口120以一时间内8位接收资料。整流器144使输入资料连续且传送一连串的位束至RLL编码器146。RLL编码器146将连续位束编码成为象征性的二进制序列根据一行进长度限制的算法来记录于转盘102上。示范的RLL编码器可能使用一32/33位象征密码以确定通量逆转系被适当地隔开且没有通量逆转之长串资料系不被纪录。RLL编码资料系接着传递到同位编码器148，其加入一同位位到资料中。在示范的同位编码器148中，偶数同位系被使用以确定长串的0以及1系不被纪录因为此被纪录的资料之磁性特性。同位编码的资料可能随后被处理如一模拟讯号而非一数字讯号。模拟讯号系传递至一写入预先补整电路150，其动态地调整位束之脉冲宽度以负责在纪录程序中之磁扭曲。被调整的模拟讯号被传递至一机电路152，其机讯号到前置扩大器106经由接口116以机读/写磁头104且纪录资料。示范的机电路152包含一伪放射器结合逻辑(PECL)机电路，其产生一独特的输出至前置扩大器106。
读取路径156包含一减少电路/输入阻抗122，一可变获得扩大器(VGA)124，一磁阻不对称线性化器(MRA)126，一连续时间过滤器(CTF)128，一缓冲器130，一模拟对数字转换器(ADC)132，一有限脉冲作出响应(FIR)过滤器134，一插入时脉恢复(ITR)电路136，一Vertibi算法侦测器138，一同位侦测器140以及一行进长度限制(RLL)侦测器142。从转盘102藉由读/写磁头104被感应之扩大的磁讯号系由读/写频道108经由接口114接收。表现被感应的磁讯号之模拟讯号波形系首先穿过一输入阻抗122，其系一开关电路用以使讯号减弱且负责任何输入的阻抗。被减弱的讯号接着被传递至一VGA124扩大该讯号。被扩大的讯号系接着被传递至MRA 126调整讯号任何在纪录程序中所造成之扭曲失真。实质上，MRA 126执行写入路径158中写入预先补整电路150之相反的功能。讯号系接着被通过CTF128，其可能实质上为一低通过过滤器，用以过滤掉噪声。被过滤之讯号系接着传递至ADC 132经由缓冲器130其取模拟讯号之样品且转变其为一数字讯号。数字讯号系接着传递到一FIR过滤器134且接着再被传递到一时脉恢复电路136。
时脉恢复电路136可能被连接(无显示于途中)至FIT过滤器134，MRA 126以及VGA 124在一回馈方向用以调整这些电路根据接收的讯号以提供时脉补整。示范的FIR过滤器134可能为一10-tap的FIR过滤器。数字讯号系接着传递至Viterbi算法侦测器138，其决定数字讯号所表现之二进制的位模式使用数字讯号程序技术。示范的Viterbi演算侦测器138使用一32状态Viterbi处理器。数字讯号所表示之二进制的资料系接着传递至同位侦测器140，其移除同位位，且接着传递到RLL侦测器142。RLL侦测器142将二进制的RLL编码符号转译为实际的二进制数据。此资料接着传递到控制器110经由接口118。
读/写频道108更包含一时脉合成器154其可能包括一锁相回路(PLL)。参考图2，一示范的PLL电路200其包括一高速可程序化同步计数器(计数器)210被显示。PLL包括一相侦测器202，一充电帮浦204，一回路过滤器206，一电压控制震荡器(VCO)208，以及计数器210被提供于一回馈回路中而介于VCO 208以一相侦测器202之间。
相侦测器202比较两输入讯号，决定输入讯号之间的一延迟且产生控制讯号相关于延迟于一输出上。相侦测器202输出可能与充电帮浦204耦合。因应从相侦测器202之控制讯号，充电帮浦204充电或放电回路过滤器206藉由提供正或负电流，分别地，在一回路过滤器节点220。回路过滤器206维持一电压在回路过滤器节点220上。VCO208系被与回路过滤器节点220耦合。VCO产生一VCO输出时脉讯号于一输出时脉节点222上因应在回路过滤器节点220上之电压。VCO208使VCO输出时脉讯号之频率变更基于回路过滤器节点220的电压。
充电帮浦204可为任何传统设计的充电帮浦其被配置以提供电流到一回路过滤器节点。充电帮浦204可能包括一上电流源224选择性地与回路过滤器206耦合在回路过滤器节点220。充电帮浦204更可能包含一下电流源226选择性地与回路过滤器206耦合在回路过滤器节点220。在一实施例中，充电帮浦系被描述于一般让渡的美国专利申请号＿＿＿＿＿＿，标题”LOW VOLTAGE CHARGE PUMP FOR PHASELOCKED LOOP”，Michael A.Ruegg et a1.申请于2001年五月十五日，其系整体被合并入此处参考。
充电帮浦204更可能包含一偏移消去电路，以消除从相侦测器202以及充电帮浦204之偏移量。在一实施例中偏移量消去电路系被描述于众所周知让度的美国专利申请号＿＿＿＿＿＿，标题为”OFFSETCANCELLATION OF CHARGE PUMP BASED PHASE DETECTOR”由Michael A.Ruegg et al.申请于2001年五月二十五日，其系完全并入此处参考。
回路过滤器206可能与充电帮浦204以及VCO 208耦合于回路过滤器节点220。回路过滤器206可能为一传统的低通量过滤器，包含电容装置以及阻抗装置(未显示)。回路过滤器206可维持在回路过滤节点之电压基于提供至回路过滤器节点220之电流。
VCO 208可能与回路过滤器206耦合于回路过滤器节点220。VCO208产生一VCO输出时脉讯号在一输出节点222。VCO输出时脉讯号系被使用在PRML之硬件装置来合成读以及写的操作。
计数器210可能与输出时脉节点222耦合。VCO输出时脉讯号被接收于高速计数器210之输入。计数器210衍生一回馈计数讯号藉由计数VCO输出计数讯号之脉冲以及对相继输出时脉脉冲之一程序化的数量之每一发生提供一回馈计数脉冲。时脉器提供回馈时脉脉冲于一计数器出节点228。经由举例，当一VCO输出时脉讯号在输出时脉节点222具有一频率为800MHz且计数器210系被程序化以计数20输出时脉脉冲，计数器210将提供每一为20输出时脉脉冲之一输出时脉脉冲。据此，回馈时脉讯号将具有一频率为40MHz(1/20th的VCO输出讯号)。
相侦测器202控制充电帮浦204充电或放电电位在回路过滤器节点238。相侦测器202包含一第一相侦测器输入230以及一第二相侦测器输入232。相侦测器202决定是否充电或放电回路过滤器206基于在第一输入230以及第二输入232之输入讯号之间的一延迟。在一传统的PLL电路中，一参考讯号系被提供于第一相侦测输入230以及回馈时脉讯号系被提供至第二相侦测器输入232。相侦测器202比较再回馈时脉讯号之间的延迟且控制充电帮浦204对回路过滤器206放电或充电。回路过滤器节点220之电位系被调整至同步于具有参考时脉讯号之一增大边缘之一回馈时脉之增大边缘。
现在参考图3，一高速可程序化同步计数器(高速计数器)210之实施例。计数器210具有一计数值输入节点312，一时脉输入节点314，以及一输出节点320。计数器210可能被使用提供于计数值输入节点312之一计数值N程序化。计数值N指定一数量藉其VCO输出时脉讯号被分配以衍生回馈时脉讯号。计数值N以二进制形式表现藉由多重位包含最无意义的位a<2:0>以及多重最有意义的位a<5:3>。
一时脉讯号系被提供于时脉输入节点314。时脉讯号可能为一VCO208之输出时脉讯号。计数器210系被配置以衍生回馈时脉讯号脉冲于输出节点320被提供于时脉输入节点314之时脉讯号之每一相继N脉冲。据此，计数器210产生一具有频率为1/N提供在时脉输入节点314之时脉讯号之回馈时脉讯号。
计数器201包含一最无意义位计数器(LSB计数器)302，一最有意义位计数器(MSB)304，以及一输出电路306。在计数值输入节点312接收之最无意义的位a<2:0>被提供至LSB计数器302。相似的，在计数值输入节点312接收之最有意义的位a<5:3>系被提供至MSB计数器304。LSB计数器302以及MSB计数器304系被安装为并联的具有可程序化连续计数状态。LSB计数器302被程序化为一初始计数状态其系被与最无意义的位a<2:0>联合且MSB系被程序化为一初始状态结合一最有意义的位。
LSB计数器302减少最无意义位计数状态从初始状态到一零计数状态。对于每一时脉讯号之脉冲，LSB计数器302减少一单一计数状态。当LSB计数器302具有一零计数状态，LSB计数器产生一零态讯号”1hit”在一LSB输出节点316。当LSB计数器而具有一非零状态，LSB计数器产生一非零状态讯号”n_1hit”于LSB输出节点316。经由举例，当最无意义的位a<2:0>具有一计数值”3”，LSB计数器302被程序化为初始状态结合”3”。在每一后续的时脉脉冲期间被接收于时脉输入节点314，LSB计数器302减少一单一状态。当LSB计数器302具有一零态，其发生在3时脉讯号脉冲之后，LSB计数器302产生一零态讯号”1hit”在LSB输出节点316。
MSB计数器304系被与LSB输出节点316耦合。MSB计数器304系被配置以减少最有意义的位计数状态从初始状态到一零计数状态。对于每一时脉讯号之脉冲，MSB计数器304决定是否减少一后继的MSB计数器状态。MSB计数器304减少一单一状态在一时脉脉冲的期间当LSB计数器302产生零态讯号”1hit”在LSB输出节点316。MSB计数器304在一时脉脉冲讯号期间并不改变MSB计数器状态，当LSB计数器产生非零状态讯号”n_1hit”于LSB输出节点316时。当MSB计数器304具有一零计数状态，MSB计数器304产生一零态讯号”mhit”于一MSB输出节点318上。当MSB计数器而具有一非零状态，MSB计数器产生一非零讯号”n_mhit”于MSB输出节点318。
在一实施例中，LSB计数器302可能被与MSB计数器输出节点318耦合。LSB计数器302可能被配置以重置LSB计数状态为一最高状态在一时脉脉冲期间，当LSB计数器302具有一零态且MSB计数器304具有一非零状态讯号”n_mhit”被提供于MSB输出节点时。在后续的时脉脉冲期间，LSB计数器302捡烧LSB计数器状态到一零态LSB计数器302。当LSB计数器302以及MSB计数器304每一具有一零计数状态时，LSB计数器302可能被程序化为初始状态以最无意义的位a<2:0>。相似地，当LSB计数器302以及MSB计数器302每一具有一零计数状态时，MSB计数器304可能被程序化为初始状态以最有意义的位a<5:3>。LSB计数器302之零计数状态可能藉由侦测产生于LSB计数输出节点316之零计数讯号”1hit”决定。MSB计数器304之零计数状态可能藉由侦测产生于MSB计数器输出节点318之灵计数讯号”mhit”来决定。
提供于时脉输入节点314之时脉讯号可能具有一多变的频率。在一实施例中，时脉讯号具有一最大频率为2.5GHz。计数器210可能至少为一6-位的同步计数器，其具有一3-位同步MSB计数器304与一3-位同步LSB计数器302同步化。其它实施例中，例如一8-位计数器而具有两个4-位同步计数器，或一7-位计数器而具有一3-位计数器以及一4-位计数器可能被提供。
输出电路306系被配置以为回馈时脉脉冲在输出节点320之锁闩。输出电路306提供回馈时脉脉冲当MSB计数器304产生一零态讯号”mhit”时且LSB计数器302产生一零态讯号”1hit”。输出电路306可能包含一闸308以及一锁闩310。闸308系与输出节点316及318耦合。当”mhit”以及”1hit”具有一逻辑值”1”闸308提供一讯号到锁闩310。相应地，锁闩310产生一时脉脉冲到输出节点320。在一实施例中，闸308系一活级AND闸以及锁闩310为一D-型的正反器。输出电路306可能与逻辑闸308以及锁闩310之任何结合实施。例如，闸308可为任何多输入，单输出逻辑闸，如一OR闸，一NADN闸，NOR闸，XOR闸或多任务器。相似地，锁闩310，可能为任何设计正反器，例如一S/R-型正反器，或一J/K型正反器。
现在参考图4，示范的状态图4 00被显示一6-位同步计数器而具有两个3-位的计数器。状态途中包含一LSB计数器状态图402以及一MSB计数器状态图404。LSB计数器状态图402包含一计数电路之LSB计数器302之状态图406以及LSB计数器302之输出讯号之一状态图408。MSB计数器状态图404包含MSB计数器304之一计数电路之状态图410以及MSB计数器304之输出讯号之一状态图412。状态图402以及404说明6-位高速同位计数器210之每一3-位计数器之操作。一计数状态之状态图406以及410，说明当LSB计数器302之状态以及MSB计数器304之状态，个别地，被减少。状态图408以及412说明当LSR计数器302输出讯号”1hit”以及MSB计数器304输出讯号”mhit”被开关。
现在参考图5，一示范的3-位LSR计数器302被配置以操作根据图4之状态图402之一方块图被显示。LSB计数器302包含一LSB零态电路502以及一LSB计数电路504。LSB计数器302更可能包括一译码器512。译码器512可能被与计数值输入节点312耦合。译码器可能被配置以接收最无意义的位a<2:0>。在一实施例中，译码器512可能被配置以程序化LSB计数器302至初始状态结合最无意义的位a<2:0>。当LSB计数器302被配置以连续地减少根据一灰码，译码器可能被配置以转变最无意义的位a<2:0>成为一符合的灰码值。译码器512程序化LSB计数器302为初始状态联合灰码化的最无意义的位a<2:0>。
LSB计数电路504系被配置以产生一最无意义位的计数值。LSB计数电路504包含一LSB减少电路508符合每一的最无意义位a<2:0>。LSB减少电路506具有一位输入b0、b1以及b2且一位值输出d0、d1以及d2。减少电路506可能具有一LSB计数器逻辑电路508以及一锁闩510。一锁闩510之输入系耦合一LSB计数器逻辑电路508之输出。锁闩510之输出提供位值d0、d1以及d2。其系较佳地为锁闩510为一D-型正反器。锁闩510可能为任何形式的数字正反器而具有一资料储存状态，例如一J/K-型正反缉获S/R-型正反器。
LSB计数器302之初始状态系被程序化藉由设定每一锁闩510之状态唯一相因应的由译码器512所提供之值b0、b1以及b2。对于每一时脉脉冲，LSb计数电路504减少最无意义位计数值。LSB计数器逻辑508决定符合锁闩510之下一状态基于计数器输出”mhit”、”1hit”、”n_mhit”以及”n_1hit”，且输出d0、d1以及d2被提供于计数器逻辑508之一输入。LSB计数器逻辑508产生一讯号符合锁闩510之下一状态。锁闩510提供下一状态于输出d0、d1以及d2。共同地，输出d0、d1以及d2提供LSB计数器302之状态之计数值。
LSB零态电路502产生零态输出”1hit”根据图4之输出讯号状态图408。LSB零态电路502可能包含逻辑开关516以及一锁闩514耦合逻辑开关。逻辑开关516可能被安装具有互补的金属氧化物半导体(CMOS)晶体管。CMOS晶体管系被配置以决定LSB计数器302之零态。逻辑开关516决定LSB计数器302之零态在一时脉脉冲期间优先于LSB计数器302之零态。在一时脉脉冲期间，当LSB计数器302具有一零态时，逻辑开关516变更锁闩514的状态以提供零态讯号”1hit”。在一实施例中，锁闩514系一D-型正反器。锁闩514可能为任何形式的数字正反器而具有一资料储存状态，例如一J/K-型正反缉获S/R-型正反器。
现在参考图6，一示范的3-位MSB计数器304被配置以操作根据图4之状态图404之方块图系被显示。MSB计数器304包括一MSB零态电路602以及一MSB计数电路604。MSB计数器304可能更包含一译码器612。译码器612可能被与计数值输入节点312耦合。译码器可能被配置以接收最有意义的位a<5:3>。在一实施例中，译码器612可能被配置以程序化MSB计数器304为初始状态联合最无意义的位a<5:3>。当MSB计数器304被配置以减少根据一灰码，译码器可能被配置以转变最有意义的位符合灰码值。译码器612被配置以程序化MSB计数器304至一初始状态联合灰码化的最有意义的位a<5:3>。
MSB计数电路604系被配置以产生一最有意义的位计数值。MSB计数电路604包括一MSB减少电路608符合每一的最有意义的位a<5:3>。MSB减少电路606具有一位输入b3、b4以及b5，以及一位值输出d3、d4以及d5。减少电路606可能具有一MSB计数器逻辑电路608以及一锁闩610。锁闩610之一输入系与一MSB计数器逻辑电路608之输出耦合。锁闩610之一输出提供位值d3、d4以及d5。其系较佳地为锁闩610系一D-型正反器，锁闩610可能为任何形式的数字正反器而具有一资料储存状态，如一J/K-型正反缉获S/R-型正反器。
MSB计数器304之初始状态系被程序化藉由设定每一锁闩610之状态为一符合译码器612所提供之值b3、b4以及b5。MSB计数电路604减少最有意义位计数值当LSB计数器302提供零计数讯号于输出节点316。MSB计数器逻辑608决定锁闩610的下一状态基于计数器输出”mhit”、”1hit”、”n_mhit”以及”n_1hit”，以及在计数器逻辑608之一输入所提供之输出d3、d4以及d5。MSB计数器逻辑608产生一控制讯号符合相应的锁闩610之下一状态。锁闩提供下一状态于输出d3、d4以及d5。共同地，输出d3、d4以及d5提供MSB计数器304之状态计数值。
MSB零态电路602产生零态输出”mhit”根据图4之输出讯号状态图410。MSB零态电路602可能包含逻辑开关616以及一锁闩614耦合逻辑开关。逻辑开关616可能被装配有CMOS晶体管被装置以决定MSB计数器304之零态。逻辑开关616决定MSB计数器304之零态在一时脉脉冲期间优先于MSB计数器之零态。在一时脉脉冲期间，当MSB计数器304具有一零态，逻辑开关616变更锁闩614的状态以提供零态讯号”mhit”。在一实施例中，锁闩614系一D-型正反器。锁闩614可能为任何形式的数字正反器而具有一资料储存状态，如一J/K-型正反缉获S/R-型正反器。
现在参考图7，一示范的LSB计数器逻辑508之电路系被显示。LSB计数器逻辑508可能被实施伴随一晶体管排列于一CMOS装置具有一或多PMOS晶体管以及一或多NMOS晶体管。在一实施例中，PMOS晶体管可能被装备如一工作装置且NMOS晶体管被装配以提供LSB计数器逻辑输出之逻辑开关。在另外的实施例中，PMOS晶体管系一工作抵抗的装置。
现在参考图8，一MSB计数器逻辑608之示范的电路系被显示。LSB计数器逻辑608可能被实施伴随有晶体管排列于一CMOS装置中具有一或多PMOS晶体管以及一或多NMOS晶体管。在一实施例中，PMOS晶体管可能被装备如一工作装置且NMOS晶体管被装配以提供MSB计数器逻辑输出之逻辑开关。在另外的实施例中，PMOS晶体管系一工作抵抗的装置。
较佳地是此处所述之CMOS晶体管系被装配以操作使用一供应电压少于2.0V。在一实施例中，CMOS晶体管具有一频道长度少于0.18微米且可操作于一供应电压小于1.8V之下。
参考图9，一方法900用以计数高速时脉脉冲之流程图系被显示。该方法包含接收902一时脉讯号的步骤；接收904一计数值；程序化906一LSB计数器以及一MSB计数器；减少908 LSB计数器以因应时脉讯号；减少910 MSB计数器以因应一最无意义位计数器零计数讯号；以及产生912一输出讯号以因应最无意义位之零计数讯号以及一最有意义位之零计数讯号。
接收904一计数值的动作包含接收最无意义的位以及最有意义的位。最无意义的位以及最有意义的位共同地表现高速计数器之计数值。
程序化906之动作包含程序化LSB计数器使用最无意义的位以及MSB计数器使用MSB计数器。程序化LSB计数器以及MSB计数器设定LSB计数器以及MSB计数器为一初始状态。
减少908一LSB计数器的动作包含产生一最无意义位之零计数讯号当LSB计数器而具有一零态。相似地，减少一MSB计数器包含产生一最有意义位之零计数讯号当最有意义位之计数器而具有一零态时。最无意义位之零计数讯号系被提供于一LSB计数器之输出节点，以及最有意义位计数讯号系被提供于LSB计数器之一输出节点。
不同的执行方法可被了解为在本发明之范围中。可以从一高速时脉讯号衍生一回馈计数讯号之一高速可程序化的同步计数器可被获得。本发明的实施例系可应用到一PRML基础的硬盘机装置读/写频道之高速可程序化的同步计数器。特别是，高速可程序化同步计数器可能被提供如一锁相回路中之一回馈电路之组件。
高速可程序化同步计数器之所有的组件可能与读/写频道被整合于一单一集成电路半导体芯片上。二者择一地，计数器电路之一些或全部的组件可能被实施于一或多个集成电路在一读/写频道之外部。
虽然本发明之特别的实施例已经被显示且描述，修饰的实例仍可能做出。其系因此被附属的权利要求所预期，包含所有相等效果，涵盖所有这类型的改变与修饰。
权利要求
1.一种可程序高速计数器，其包含一时脉输入电路运作以接收一时脉讯号于一时脉输入节点；一最无意义位之计数器耦合该时脉输入节点，且运作以减少因应该时脉讯号之一最无意义位之计数值且提供一最无意义位之零态讯号于一最无意义位之输出节点；一最有意义位之计数器耦合该最无意义位之输出节点，且运作以减少因应该最无意义位之零计数值以减少一最有意义位之计数值，且提供一最有意义位之零态讯号于一最有意义位之输出节点；一计数输入电路被配置以接收一计数值，其包含最无意义位以及最有意义的位，该计数输入电路运作以使用该最无意义的位来程序化该最无意义的位计数器以及使用该最有意义的位来程序化该最有意义的位计数器；以及一计数器输出电路运作以提供一时脉脉冲于一计数器输出节点，以因应于该最无意义的位零态讯号以及该最有意义的位零态讯号。
2.根据权利要求第1项所述之高速计数器，其中该最无意义的位计数器系与该最有意义的位输出节点耦合，该最无意义的位计数器被配置以重置该最无意义的位计数值以因应该最无意义的位零态讯号以及一最有意义位之非零计数讯号。
3.根据权利要求第2项所述之高速计数器，其中该最无意义位之计数器包含一最无意义位计数电路运作以产生一最无意义位计数值且减少该最无意义位计数值以因应于该时脉讯号；以及一最无意义位零态电路与该最无意义位减少电路耦合且当最无意义位减少电路产生一零计数值时，运作以提供该最无意义位零态讯号于该最无意义位输出节点。
4.根据权利要求第3项所述之高速计数器，其中该最无意义位计数电路包含一最无意义位减少电路对应每一的该最无意义位。
5.根据权利要求第4项所述之高速计数器，其中每一最无意义位减少电路包含一最无意义位逻辑电路运作以决定一随后的最无意义的位值；以及一最无意义位锁闩运作以耦合该最无意义的位值至一最无意义位的值输出。
6.根据权利要求第5项所述之高速计数器，其中该最无意义位计数器包含一数字同步3一位计数器。
7.根据权利要求第6项所述之高速计数器，其中该最无意义位计数器系被配置以根据一灰码(Gray Code)而减少该最无意义位之计数值。
8.根据权利要求第7项所述之高速计数器，其中该最无意义位逻辑电路包含一或多PMOS晶体管以及一或多NMOS晶体管被安装在一CMOS排列之中。
9.根据权利要求第8项所述之高速计数器，其中该PMOS晶体管系被安装如工作装置。
10.根据权利要求第9项所述之高速计数器，其中该计数器输出电路包含一逻辑闸具有一最无意义位输入与该最无意义位计数器输出节点耦合，且一第二输入与该最有意义位计数器输出节点耦合，该逻辑闸被运作以提供一逻辑讯号于一闸输出节点而对该最无意义位计数器零态以及该最有意义位计数器零态作出响应；以及一锁闩与该逻辑闸输出节点耦合且运作以提供该时脉脉冲于该计数器输出节点以对从该逻辑闸而来之逻辑讯号作出响应。
11.根据权利要求第10项所述之高速计数器，其中该脉冲讯号包含该时脉讯号之一周期性的讯号脉冲，其具有一频率介于100MHz与2.5GHz之间。
12.根据权利要求第2项所述之高速计数器，其中该最有意义位计数器系运作以减少该最有意义位计数值以对该最无意义位之零计数作出响应。
13.根据权利要求第12项所述之高速计数器，其中该最有意义位计数器包含一最有意义位计数电路运作产生一最有意义位计数值以及因应该时脉讯号而减少该最有意义计数值；以及一最有意义位之零态电路与该最有意义位减少电路耦合且运作以在该最有意义位减少电路产生一零计数值时，提供该最有意义位之零态讯号于该最有意义位输出节点上。
14.根据权利要求第13项所述之高速计数器，其中该最有意义位计数电路包含一最有意义位减少电路对应于每一该最有意义位。
15.根据权利要求第14项所述之高速计数器，其中每一最有意义位减少电路包含一最有意义位之逻辑电路运作以决定一随后的最有意义的位值；以及一最有意义位锁闩运作以耦合该最有意义的位值到一最有意义的位值输出。
16.根据权利要求第15项所述之高速计数器，其中该最有意义位的计数器包含一数字同步3-位计数器。
17.根据权利要求第16项所述之高速计数器，其中该最有意义位计数器系被配置以根据一灰码(Gray Code)而减少该最有意义位计数值。
18.根据权利要求第17项所述之高速计数器，其中该最无意义位逻辑电路包含一或多PMOS晶体管以及一或多NMOS晶体管被安装于一CMOS排列中。
19.根据权利要求第18项所述之高速计数器，其中该PMOS晶体管系被安装如工作装置。
20.根据权利要求第19项所述之高速计数器，其中该计数器输出电路包含一逻辑闸具有一最无意义位输入与该最无意义位计数器输出节点耦合以及一第二输入与该最有意义位计数器输出节点耦合，该逻辑闸被运作以提供一逻辑讯号于一闸输出节点，以因应该最无意义位计数器零态以及该最有意义位计数器零态；以及一锁闩与该逻辑闸输出节点耦合且运作以提供该时脉脉冲于该计数器输出节点，以因应从该逻辑闸而来之逻辑讯号。
21.根据权利要求第20项所述之高速计数器，其中该脉冲讯号包含该时脉讯号之一周期性的单一脉冲，其具有一频率介于100MHz与2.5GHz之间。
22.一种计数高速时脉脉冲的方法，该方法包含动作接收一时脉讯号；接收一计数值，其包含最无意义的位以及最有意义的位；使用该最无意义的位来程序化一最无意义位之计数器以及使用该最有意义的位来程序化一最有意义位之计数器；当该最无意义位之计数器而具有一零值时，减少该最无意义位之计数器以因应该时脉讯号且产生一最无意义位之零计数讯号；当该最有意义位之计数器而具有一零值时，减少该最有意义位之计数器以因应该最无意义位之零计数讯号且产生一最有意义位之零计数讯号；以及产生一输出讯号以因应该最无意义位之零计数讯号以及该最有意义位之零计数讯号。
23.根据权利要求第22项所述之方法，其中更包含当该最有意义位之计数器而具有一非零值时，产生一最有意义位之非零计数讯号；以及重置该最无意义之位计数器以因应该最无意义位之零计数讯号以及一最有意义位之非零计数讯号。
24.根据权利要求第23项所述之方法，其中该接收一时脉讯号的步骤包含接收一时脉讯号具有一大体上周期性的方波，其频率介于100MHz以及2.5MHz之间。
25.根据权利要求第24项所述之方法，其中减少该最无意义的位计数器的步骤包含减少一3-位的同步计数器以CMOS电路执行而具有PMOS晶体管以及NMOS晶体管，其中该PMOS晶体管系被安装作为工作装置。
26.根据权利要求第25项所述之方法，其中减少该最有意义位的步骤包含减少以CMOS电路执行之一3-位同步计数器而具有PMOS晶体管以及NMOS晶体管，其中该PMOS晶体管系被安装作为工作装置。
27.一硬盘机包含一部分作出响应，最大可能性基于具有一锁相回路之读/写频道，该锁相回路具有一高速可程序化同步计数器被耦合于回馈回路中。
28.根据权利要求第27项所述之硬盘机，其中该高速可程序化同步计数器包含一时脉输入电路运作以接收一时脉讯号于一时脉输入节点上；一最无意义位计数器与该时脉输入节点耦合且运作以减少一最无意义位之计数值以因应该时脉讯号且提供一最无意义位之零态讯号于一最无意义位之输出节点；一最有意义位之计数器与该最无意义位之输出节点耦合且运作以减少一最有意义位之计数值以因应该最无意义位之零计数值以及提供一最有意义位之零态讯号于一最有意义位之输出节点；一计数输入电路被配置以接收一计数值，其包含最无意义的位以及最有意义的位，该计数输入电路运作以使用该最无意义的位来程序化该最无意义位计数器以及使用该最有意义的位来程序化该最有意义位之计数器；以及一计数器输出电路运作以提供一时脉脉冲于一计数器输出节点，以因应该最无意义位零态讯号以及该最有意义位零态讯号。
29.根据权利要求第28项所述之硬盘机，其中该最无意义位之计数器系与该最有意义位之输出节点耦合，该最无意义位之计数器系被配置以重置该最无意义位之计数值以因应该最无意义位之零态讯号以及一最有意义位之非零计数讯号。
30.根据权利要求第29项所述之硬盘机，其中该最无意义位之计数器包含一最无意义位计数电路运作以产生一最无意义位计数值且减少该最无意义位计数值以因应该时脉讯号；以及一最无意义位之零态电路与该最无意义位减少电路耦合且当该最无意义位减少电路产生一零计数值时，运作以提供该最无意义位之零态讯号于该最无意义位之输出节点上。
31.根据权利要求第30项所述之硬盘机，其中该最有意义位之计数器，包含一最有意义位之计数电路运作以产生一最有意义位之计数值且因应该时脉讯号减少该最有意义位之计数值；以及一最有意义位之零态电路与该最有意义位减少电路耦合，且当该最有意义位减少电路产生一零计数值时，运作以提供该最有意义位之零态讯号在该最有意义位之输出节点上。
32.根据权利要求第31项所述之硬盘机，其中该最无意义位逻辑计数器以及最有意义之位计数器包含被配置以在一CMOS排列中具有一PMOS晶体管作为工作装置之晶体管。
全文摘要
一高速可程序化同步计数器被揭露。高速计数器包含一最有意义位计数器与一最无意义的位计数器同步。最无意义位之计数器系被程序化为一初始状态以及被配置以减少具有一时脉波之每一脉冲之一状态。当最无意义位之计数器而具有一零计数状态时，最无意义位之计数器提供一输出讯号。当最无意义位计数器而具有一零计数状态时，最有意义位之计数器减少且在最无意义位计数器而具有一零计数状态时，提供一输出讯号。当最无意义之位与最有意义的位计数器均具有一零计数状态时，一计数器输出脉冲系被产生，且高速计数器系被重置为初始状态。
文档编号H03L7/183GK1511377SQ02810666
公开日2004年7月7日 申请日期2002年5月22日 优先权日2001年5月25日
发明者S·赛勒斯安, M·A·鲁格, S 赛勒斯安, 鲁格 申请人:因芬尼昂技术股份公司