专利名称：宽范围操作的差分放大器的制作方法
技术领域：
本发明涉及差分放大器。
背景技术：
差分放大器输出与两个信号之间的电位差相应的输出信号，并且被广泛地用于集成电路。
安装在LSI(大规模集成电路)中的差分放大器100一般由源极耦连至公共节点的一对PMOS晶体管101和102以及插在公共节点与具有电源电压VDD的电源端子104之间的PMOS晶体管103组成，如图1所示。输入电压VIN+和VIN-分别提供给PMOS晶体管101和102的栅极。恒定的偏置电压加至PMOS晶体管103的栅极。PMOS晶体管103起恒流源的作用，向PMOS晶体管101和102的源极输送恒定的偏置电流IBIAS。
如果输入电压VIN+低于输入电压VIN-，则全部偏置电流IBIAS流过PMOS晶体管101，作为输出电流IOUT+输出。反之，如果输入电压VIN+高于输入电压VIN-，则全部偏置电流IBIAS流过PMOS晶体管102，作为输出电流IOUT-输出。当输出电流IOUT+和IOUT-流入负载时，差分放大器100也能以电压输出。应当注意，不用PMOS晶体管而用NMOS晶体管，也能形成差分放大器。
为了正常操作这种差分放大器，提供给差分放大器的两个输入电压要限制在某一范围之内。也就是说，不允许两个输入电压超出地电压VSS和电源电路VDD之间的范围。例如，图1中所示差分放大器100的两个输入电压VIN+和VIN-必须高于地电压VSS和低于电压VDD-(VGS+VDS(SAT))。这里，VDS(SAT)是PMOS晶体管103用在饱和区时，PMOS晶体管103的漏极与源极之间的电压。VGS是偏置电流IBIAS流过PMOS晶体管101(或PMOS晶体管102)时，PMOS晶体管101(或PMOS晶体管102)的栅极和源极之间的电压。同样，当差分放大器由NMOS晶体管形成时，输入电压VIN+和VIN-需要高于VSS+(VGS+VDS(SAT))并低于电源电压VDD。对差分放大器的输入电压的限制，减少了差分放大器设计的的自由度，这是不希望的。
在日本专利申请(JP-A-Heisei3-62712)中，描述了CMOS操作的差分放大器。在这一常规示例中，扩展了差分放大器可允许的输入电压范围。差分放大器由用于接收输入信号的P沟道晶体管对，用于接收输入信号的N沟道晶体管对，和用于合成晶体管对的输出的电路组成。P沟道晶体管对和N沟道晶体管对可允许的输入电压范围是不同的。因此，如果两个输入电压是在至少能使P沟道晶体管对和沟道晶体管对之一工作的电压范围之间，差分放大器就能工作。
在差分放大器中，除了可允许的两个输入电压的宽范围以外，也希望使功率消耗小。因为大量的差分放大器是用在LSI中，所以功率消耗小，对降低LSI的功率消耗是很有用的。
发明内容
因此，本发明的目的是提供一种差分放大器，其可允许的输入电压范围被拓宽。
本发明的另一目的是提供功率消耗小的差分放大器。
本发明的一方面，差分放大器包括差分放大器电路、偏置电路和输出电路。差分放大器电路包括第一和第二差分放大器部分。第一差分放大器部分包括第一PMOS晶体管，其具有与电源线相连的源极；和第一PMOS晶体管对，其具有与第一PMOS晶体管的漏极相连的源极和分别接收第一和第二输入电压的栅极。第二差分放大器部分包括第一NMOS晶体管，其具有与地线相连的源极；和第二NMOS晶体管对，其具有与第一NMOS晶体管的漏极相连的源极和分别接收第一和第二输入电压的栅极。偏置电路响应控制信号激活第一和第二差分放大器部分之一。输出电路，其将激活的差分放大器部分输出端的输出信号输出。
因此，第一PMOS晶体管和第一NMOS晶体管起恒流源的作用。偏置电路在激活第二差分放大器部分时，停止第一PMOS晶体管的工作，在激活第一差分放大器部分时，停止第一NMOS晶体管的工作。
偏置电路可包括第一开关，其被安排为响应控制信号，将第一偏置电压连接至第一PMOS晶体管的栅极。和第二开关，其被安排为响应控制信号，将第二偏置电压连接至第一NMOS晶体管的栅极。当第一和第二开关之一接通时，另一个则断开。在这种情况下，偏置电路可包括将控制信号反相的反相器；第三开关，其连接在电源线与第一PMOS晶体管的栅极之间，响应反相的控制信号而进行开关操作；和第四开关，其连接在地线与第一NMOS晶体管之间，响应反相的控制信号而进行开关操作。因此，当第三和第四开关之一接通时，另一开关就断开。在这种情况下，当第一开关接通，第三开关就断开，当第二开关接通，第四开关就断开。
第一差分放大器部分可包括第一电流镜电路，其连接在第一对管的每一PMOS晶体管的漏极与地线之间。第二差分放大器部分可包括第二电流镜电路，其连接在第二对管的每一NMOS晶体管的漏极与电源线之间。在这种情况下，第一电流镜可包括第二NMOS晶体管，第二电流镜可包括第二PMOS晶体管。第二NMOS晶体管的源极与地线相连，第二NMOS晶体管的栅极彼此相连。第二NMOS晶体管之一的漏极，与第一对管PMOS晶体管的相应之一的漏极相连。另外，第二PMOS晶体管的源极与电源线相连，第二PMOS晶体管的栅极彼此相连。第二PMOS晶体管之一的漏极，与第二对管所述NMOS晶体管的相应之一的漏极相连。第二PMOS晶体管之另一的漏极与第一电流镜相连，该电流镜与第一对管的PMOS晶体管之一相连，该PMOS晶体管被提供以第一和第二输入电压之一，第二PMOS晶体管之一与第二对管的NMOS晶体管之一相连，该NMOS晶体管被提供以第一和第二输入电压之另一。
这时，输出电路从第一电流镜的第二NMOS晶体管得到激活的差分放大器部分的输出，该第二NMOS晶体管与第一对管的PMOS晶体管不相连。
此外，差分放大器还可包括控制信号产生电路，其基于第一和第二输入电压产生控制信号。在这种情况下，控制信号产生电路可包括第一电路，其产生第一和第二输入电压的平均电压；和第二电路，其从平均电压产生控制信号。
第一电路可包括与地线相连的第二恒流源；第三NMOS晶体管，其与第二恒流源相连，并接收第三NMOS晶体管的栅极上的第一和第二输入电压；第四NMOS晶体管，其与第二恒流源相连；和电流镜，其与电源线相连，并向第四NMOS晶体管提供等于流过第三NMOS晶体管电流之和的电流，并且，从电流镜与第四NMOS晶体管之间的节点输出平均电压。在这种情况下，第二电路可包括比较器，其将预定的参考电压与平均电压进行比较，以输出控制信号。
另外，控制信号产生电路还可包括滤波器电路，其提供在第一与第二电路之间。另一方面，第一电路还可包括缓冲器；其连接在节点与第二电路之间。
本发明的另一方面，是从包括第一和第二差分放大器部分的差分放大器电路中，根据第一和第二输入电压输出一个输出信号的方法。第一差分放大器部分可包括第一PMOS晶体管，其具有与电源线相连的源极；和第一PMOS晶体管对，它们具有与第一PMOS晶体管的漏极相加的源极，和分别接收第一和第二输入电压的栅极。第二差分放大器部分可包括第一NMOS晶体管，其具有与地线相连的源极；和第二NMOS晶体管对；它们具有与第一NMOS晶体管的漏极相连的源极，和分别接收第一和第二输入电压的栅极。实现的方法包括响应控制信号，激活第一和第二差分放大器部分之一；将第一和第二输入电压提供给被激活的差分放大器部分；将激活的差分放大器部分输出端的输出信号输出。
因此，激活可通过下列步骤实现(a)当响应控制信号而使第一差分放大器部分被激活时，控制第一PMOS晶体管接通，而第一NMOS晶体管关断；和(b)当响应控制信号而使第二差分放大器部分被激活时，控制第一NMOS晶体管接通，而第一PMOS晶体管关断。
另外，实现(a)控制的步骤将第一偏置电压提供给第一PMOS晶体管的栅极；和停止将第一偏置电压提供给第一PMOS晶体管的栅极。实现(b)控制的步骤将第二偏置电压提供给第一NMOS晶体管的栅极；和停止将第二偏置电压提供给第一NMOS晶体管的栅极。
还有，实现激活的步骤将控制信号反相；当响应控制信号而使第一差分放大器部分被激活时，相应反相的控制信号将第一NMOS晶体管的栅极连接至地线；和当响应控制信号而激活第二差分放大器部分时，相应反相的控制信号将第一PMOS晶体管的栅极连接至电源线。
此外，方法还包括基于第一和第二输入电压，产生控制信号。
图1示出常规差分放大器电路结构的电路图；图2示出根据本发明第一实施例的差分放大器电路结构的电路图；图3A至3C示出输入电压VIN+和反相输入电压VIN-的波形定时图；图4示出差分放大器的工作范围曲线图；图5示出根据本发明第二实施例的差分放大器电路结构的电路图；图6示出包含在第二实施例差分放大器中的控制信号产生电路的电路图；图7示出包含在第二实施例差分放大器中的控制信号产生电路的修改电路图；图8示出包含在第二实施例差分放大器中的比较器理想输入输出特性的波形图；和图9示出包含在第二实施例差分放大器中的控制信号产生电路的另一改动的电路图；具体实施方式
下面，将参考附图描述本发明的差分放大器。
(第一实施例)图2示出根据本发明第一实施例的差分放大器。第一实施例的差分放大器10将输入电压VIN+与反相输入电压VIN-进行比较，产生输出电压OUT。如图3A至3C中所示，输入电压VIN+和反相输入电压VIN-是一组以共模电压VCM为中心以小幅度相对变化的电压。输入电压VIN+和反相输入电压VIN-的幅度一般为100至400mV。输入电压VIN+和反相输入电压VIN-是这样产生的，它的平均值与共模电压VCM相同。
如图2中所示，差分放大器10由偏置电路3、差分放大器电路1和输出电路4组成。
差分放大器电路1由PMOS晶体管31，PMOS晶体管11和12的对管1-1，NMOS晶体管21和22的对管1-2，NMOS晶体管34、44a和42a，以及电流镜41和43组成。PMOS晶体管31的源极与连接电源电压的电源线6相连接。PMOS晶体管11和12的源极耦连至PMOS晶体管31的漏极。输入电压VIN+提供给PMOS晶体管11的栅极，反相输入电压VIN-提供给PMOS晶体管12的栅极。PMOS晶体管11和PMOS晶体管12中的任何一个，响应输入电压VIN+和反相输入电压VIN-而接通。PMOS晶体管11的漏极与NMOS晶体管44a的源极和栅极相连。NMOS晶体管44a的漏极与地线7相连。PMOS晶体管12的漏极与NMOS晶体管42a的源极和栅极相连。NMOS晶体管42a漏极与地线7相连。
电流镜41由PMOS晶体管41a和41b组成。PMOS晶体管41a和41b的源极两者都连接至电源线6。PMOS晶体管41a和41b的栅极彼此相连，并连接至PMOS晶体管41a的漏极。PMOS晶体管41b的漏极与PMOS晶体管12的漏极相连。另外，电流镜43由PMOS晶体管43a和43b组成。电流镜43的结构类似于电流镜41的结构。PMOS晶体管43a和43b的源极两者都连接至电源线6。PMOS晶体管43a和43b的栅极彼此相连，并连接至PMOS晶体管43a的漏极。PMOS晶体管43b的漏极与PMOS晶体管11的漏极相连。
NMOS晶体管21的漏极与PMOS晶体管41a源极相连，NMOS晶体管22的漏极与PMOS晶体管43a的源极相连。NMOS晶体管21和22的源极彼此相连，并与NMOS晶体管34的漏极相连。NMOS晶体管34的源极与地线7相连。与提供给PMOS晶体管11栅极相同的输入电压VIN+，提供给NMOS晶体管21的栅极。与提供给PMOS晶体管12的栅极相同的反相输入电压VIN-提供给NMOS晶体管22的栅极。NMOS晶体管21和22中的任何一个，响应输入电压VIN+和反相输入电压VIN-而接通。
偏置电路3由PMOS晶体管32和33，NMOS晶体管35和36和CMOS反相器37组成。CMOS反相器37由PMOS晶体管38和NMOS晶体管39组成。PMOS晶体管32的源极被提供以电压VBIASP，PMOS晶体管32的栅极与控制信号SC相连。PMOS晶体管32的漏极与PMOS晶体管31的栅极和PMOS晶体管33的漏极相连。PMOS晶体管33的源极与电源线6相连，它的栅极与CMOS反相器37的输出相连。NMOS晶体管35的漏极被提供以电压VBIASN，NMOS晶体管35的栅极被提供以控制信号SC。NMOS晶体管35的源极与NMOS晶体管34的栅极和NMOS晶体管36的漏极相连。NMOS晶体管36的源极与地线7相连，它的栅极与CMOS反相器37的输出相连。
偏置电路3响应外部提供的控制信号SC，有选择地激活PMOS晶体管对1-1和NMOS晶体管对1-2中的一个。当控制信号SC下拉至“低”电压(即地电压VSS)时，差分放大器电路1中的PMOS晶体管11和12被激活。另一方面，当控制信号SC上拉至“高”电压(即电源电压VDD)时，差分放大器电路1中的NMOS晶体管21和22被激活。PMOS晶体管对1-1和NMOS晶体管对1-2之一由偏置电路3激活，并响应输入电压VIN+和反相输入电压VIN-，从包含在晶体管对中的两个MOS晶体管之一输出电流。详细地说，当PMOS晶体管对1-1被激活时，如果输入电压VIN+高于反相输入电压VIN-，则输出电路就从PMOS晶体管12的漏极输出。相反，如果输入电压VIN+低于反相输入电压VIN-，则输出电流就从PMOS晶体管11的漏极输出。当NMOS晶体管对1-2被激活时，如果输入电压VIN+高于反相输入电压VIN-，则输出电流就从NMOS晶体管21的漏极输出。相反，如果输入电压VIN+低于反相输入电压VIN-，输出电流就从NMOS晶体管22的漏极输出。
输出电路4由电流镜45，输出反相器46，以及NMOS晶体管42b和44b组成。输出反相器46由PMOS晶体管46a和NMOS晶体管46b组成。输出反相器46的输出端起输出节点的作用。电流镜45由PMOS晶体管45a和45b组成。PMOS晶体管45a和45b的源极与电源线6相连，它们的栅极彼此相连，并连接至PMOS晶体管45a的漏极。PMOS晶体管45a的漏极与NMOS晶体管44b的漏极相连。NMOS晶体管44b的栅极与NMOS晶体管44a的栅极相连，它们的源极与地线7相连。因此，NMOS晶体管44a和44b形成电流镜44。PMOS晶体管45b的漏极与作为输出反相器输入端的PMOS晶体管46a和NMOS晶体管46b的栅极，以及NMOS晶体管42b的漏极相连。NMOS晶体管42b的栅极与NMOS晶体管42a的栅极相连，它们的源极与地线7相连。因此，NMOS晶体管42a和42b形成电流镜42。
输出电路4响应来自在PMOS晶体管对1-1和NMOS晶体管对1-2中包含的四个晶体管中的一个晶体管的输出，产生输出电压OUT。当输出电流是从PMOS晶体管11或NMOS晶体管22输出时，输出电路4将输出电压OUT下拉至“低”电压。另外，当输出电流是从PMOS晶体管12或NMOS晶体管21输出时，输出电路4将输出电压OUT上拉至“高”电压。也就是说，如果输入电压VIN+高于反相输入电压VIN-，则输出电路4将输出电压OUT上拉至“高”电压，相反，如果输入电压VIN+低于反相输入电压VIN-，输出电路4则将输出电压OUT下拉至“低”电压。在这种方法中，输出电压OUT是基于输入电压VIN+高于或低于反相输入电压VIN-这个事实而输出的。输出电压OUT与是激活PMOS晶体管对1-1还是激活NMOS晶体管对1-2没有关系。
在本实施例的差分放大器10中，所允许的输入电压VIN+和反相输入电压VIN-的范围，可通过适当地控制控制信号SC进行扩展。在差分放大器10中，通过对控制信号SC的控制，有选择地激活PMOS晶体管对1-1和NMOS晶体管对1-2中所希望的一个。因此，差分放大器10能产生输出电压OUT。此外，如上所述，输入电压VIN+和反相输入电压VIN-可允许的范围在PMOS晶体管对1-1和NMOS晶体管对1-2中是不同的。因此，本实施例的差分放大器10，基于在宽电压范围即地电压VSS与电源电压VDD之间的范围内变化的输入电压VIN+和反相输入电压VIN-，根据控制信号SC选择PMOS晶体管对1-1和NMOS晶体管对1-2中适当的一个，产生输出电压OUT。
在本实施例的差分放大器10中，PMOS晶体管对1-1和NMOS晶体管对1-2排他地被激活，它们不在同一时间被激活。因此，与常用示例1中的PMOS晶体管对和NMOS晶体管对总是被激活的差分放大器10，在本实施例的差分放大器10中功率消耗可减小。
下面，将详细描述差分放大器10。
PMOS晶体管31起恒流源的作用，其用于向PMOS晶体管对1-1提供恒定的偏置电流。PMOS晶体管31的栅极经过PMOS晶体管32连接至具有偏置电压VBIASP的第一偏置母线8。偏置电压VBIASP预先确定以使PMOS晶体管3 1向PMOS晶体管对1-1提供所希望的偏置电流。偏置电压VBIASP是在地电压VSS与电源电压VDD之间的电压。PMOS晶体管32起开关器件的作用，其用于响应控制信号SC，有选择地将PMOS晶体管31的栅极连接至第一偏置母线8。控制信号SC提供给PMOS晶体管32的栅极。
如果控制信号SC下拉至“低”电压，则PMOS晶体管32将第一偏置母线8电连接至PMOS晶体管31的栅极，结果它将偏置电压VBIASP提供给PMOS晶体管31的栅极。因此，偏置电流提供给PMOS晶体管对1-1，PMOS晶体管对1-1能被激活。相反，如果控制信号SC上拉至“高”电压，PMOS晶体管32将第一偏置母线8在电气上从PMOS晶体管31的栅极断开，PMOS晶体管31被关断。所以，提供给PMOS晶体管对1-1的偏置电流被中止，从而不激活PMOS晶体管对1-1。
当PMOS晶体管对1-1没有被激活时，PMOS晶体管33起开关器件的作用，其用于将PMOS晶体管31的栅极电连接至电源线6。由CMOS反相器37将控制信号SC反相所得到反相的控制信号/SC，提供给PMOS晶体管33的栅极。如果控制信号SC上拉至“高”电压，则反相的控制信号/SC下拉至“低”电压，PMOS晶体管33就接通。结果，PMOS晶体管31的栅极电连接至电源线6，并固定在电源电压VDD。因此，防止不希望的偏置电流加至PMOS晶体管对1-1。
另一方面，NMOS晶体管34起恒流源的作用，其用于向NMOS晶体管对1-2提供恒定的偏置电流。NMOS晶体管34的源极连接至具有地电压VSS的地线7。NMOS晶体管34的栅极经过PMOS晶体管32连接至具有偏置电压VBIASN的第二偏置母线9。偏置电压VBIASN预先确定，以使NMOS晶体管34能将希望的偏置电流提供给NMOS晶体管对1-2。偏置电压VBIASN是在电压VSS与电源电压VDD之间的电压。
NMOS晶体管35起开关器件的作用，其用于响应控制信号SC，有选择地将NMOS晶体管34连接至第二偏置母线9。NMOS晶体管35的源极连接至第二偏置母线9，漏极连接至NMOS晶体管34的栅极。控制信号SC提供至NMOS晶体管35的栅极。如果控制信号SC上拉至“高”电压，NMOS晶体管35就将第二偏置母线9电连接至NMOS晶体管34的栅极，结果它将偏置电压VBIAN提供给NMOS晶体管34的栅极。这时，偏置电流提供给NMOS晶体管对1-2，NMOS晶体管对1-2被激活。另一方面，如果控制信号SC下拉至“低”电压，NMOS晶体管35将第二偏置母线9在电气上从NMOS晶体管34的栅极断开，NMOS晶体管34关断。所以，提供给NMOS晶体管对1-2的偏置电流中止，由此，使不激活NMOS晶体管对1-2。
当NMOS晶体管对1-2没有被激活时，NMOS晶体管36起开关器件的作用，其用于将NMOS晶体管34的栅极电连接至地线7。由CMOS反相器37产生的反相的控制信号/SC提供给NMOS晶体管36的栅极。如果控制信号SC下拉至“低”电压，则反相的控制信号/SC上拉至“高”电压，NMOS晶体管36就接通。这时，NMOS晶体管34电连接至地线7，并固定至地电压VSS。因此，防止不希望的偏置电流加至NMOS晶体管对1-2。
上述结构，其中PMOS晶体管32和NMOS晶体管35由控制信号SC驱动，PMOS晶体管33和NMOS晶体管36由反相的控制信号/SC驱动，是优选的结构，因为构成偏置电路3所需元件的数目是少的。
在NMOS晶体管和PMOS晶体管中，一般说来，在它的栅极与源极之间有某种程度的电压降(栅极与源极之间的电压)。当NMOS晶体管和PMOS晶体管用作传送门时，源极和漏极的电压由于栅极与源极之间的电压降而可能变得不相等。在这种情况下，希望用一组NMOS晶体管和一组PMOS晶体管，它们的源极和漏极是彼此耦连的，作为传送门电路。
但是，如上所述，在本实施例中，PMOS晶体管32由控制信号SC驱动，PMOS晶体管33由反相的控制信号/SC驱动。所以，不需要用上述结构的传送门电路。由此，偏置电路3所需的元件数目有效地减少。类似地，NMOS晶体管35由控制信号SC驱动，NMOS晶体管36由反相的控制信号/SC驱动。所以，不需要用上述结构的传送门电路。由此，偏置电路3所需的元件数目有效地减少。
另一方面，如上所述，输出电路4包括电流镜45和输出反相器46。输出反相器46将输入节点47的电压反相并输出至输入节点48。输入节点48的电压是差分放大器10的输出电压OUT。
只有当电流流过NMOS晶体管21时，电流镜41的PMOS晶体管41b才将电流提供给电流镜42。与流经NMOS晶体管21的电流对应的电流，从电流镜41的PMOS晶体管41b的漏极输出。因此，如果电流流经PMOS晶体管12或NMOS晶体管21，也就是说，如果输入电压VIN+高于反相输入电压VIN-，则电流提供给电流镜42。电流是否提供给电流镜42，与激活PMOS晶体管对1-1还是激活NMOS晶体管对1-2没有关系。如果电流被提供给电流镜42，也就是说，如果输入电压VIN+高于反相输入电压VIN-，则电流镜42的NMOS晶体管42b起恒流源的作用。相反，如果输入电压VIN+低于反相输入电压VIN-，NMOS晶体管42b关断，输入节点47与地线7在电气上断开。
另一方面，只有当电流流经NMOS晶体管22时，电流才从电流镜43提供给电流镜44。与流经NMOS晶体管22对应的电流，从电流镜43的PMOS晶体管43b的漏极输出。因此，如果电流流经PMOS晶体管11或NMOS晶体管22，即如果输入电压VIN+低于反相输入电压VIN-，则电流提供给电流镜44。电流是否提供给电流镜44与激活PMOS晶体管对1-1还是激活NMOS晶体管对1-2无关。如果电流提供给电流镜44，即如果输入电压VIN+低于反相输入电压VIN-，则电流镜44的NMOS晶体管44b起恒流源的作用。相反，如果输入电压VIN+高于反相输入电压VIN-，则NMOS晶体管44b关断。
电流镜45的PMOS晶体管45a的漏极连接至电流镜44的NMOS晶体管44b的漏极。如果NMOS晶体管44b起恒流源作用，使电流流至电流镜45的PMOS晶体管45a，即如果输入电压VIN+低于反相输入电压VIN-，则电流镜45的PMOS晶体管45b起恒流源的作用。相反，如果输入电压VIN+高于反相输入电压VIN-，则PMOS晶体管45b关断。
电流镜42的NMOS晶体管42b的漏极和电流镜45的PMOS晶体管45b的漏极连接至输入节点47。输入节点47的电压根据输入电压VIN+和反相输入电压VIN-来确定。如上所述，如果输入电压VIN+高于反相输入电压VIN-，则NMOS晶体管42a起恒流源的作用。相反，PMOS晶体管45b关断。因此，输入节点47下拉至“低”电压。另一方面，如果输入电压VIN+低于反相输入电压VIN-，NMOS晶体管42b关断。相反，PMOS晶体管45b起恒流源的作用。所以，输入节点47上拉至“高”电压。
如上所述，输出反相器46将输入节点47的电压反相，并输出输出电压OUT。因此，如果输入电压VIN+高于反相输入电压VIN-，则输出电压OUT就上拉至“高”电压。相反，如果输入电压VIN+低于反相输入电压VIN-，则输出电压OUT就下拉至“低”电压。
下面，将描述本实施例的差分放大器10的操作。在差分放大器10工作之前，从外部单元提供与所提供的输入电压VIN+和反相输入电压VIN-范围相对应的控制信号SC，PMOS晶体管对1-1和NMOS晶体管对1-2之一被激活。从包含差分放大器10的LSI的一个焊盘提供控制信号SC。
如果输入电压VIN+和反相输入电压VIN-接近地电压VSS，则控制信号SC被设置为“低”电压，PMOS晶体管对1-1被激活。如果控制信号SC置为“低”电压，则PMOS晶体管32接通，偏置电压VBIASP提供给PMOS晶体管31。这时，PMOS晶体管31将偏置电流提供给PMOS晶体管对1-1，并激活PMOS晶体管对1-1。另外，响应置为“高”电压的反相的控制信号/SC，NMOS晶体管36接通，使NMOS晶体管34的栅极连接至地线7。所以，NMOS晶体管34的栅极固定在地电压VSS。因此，防止NMOS晶体管对1-2被不希望地操作。
另一方面，如果输入电压VIN+和反相输入电压VIN-接近电源电压VDD，则P控SC被设置为“高”电压，NMOS晶体管对1-2被激活。这时，NMOS晶体管35接通，偏置电压VBIASN加至NMOS晶体管34。结果，NMOS晶体管34将偏置电流提供给NMOS晶体管对1-2，激活NMOS晶体管对1-2。另外，响应设置为“低”电压的反相的控制信号/SC，PMOS晶体管33接通，PMOS晶体管31的栅极连接至电源线6。因此，PMOS晶体管31的栅极固定在电源电压VDD。所以，防止PMOS晶体管对1-1被不希望地操作。
这样，PMOS晶体管对1-1和NMOS晶体管对1-2只有一个被激活，由此降低了差分放大器10的功耗。
在控制信号SC被设置之后，提供输入电压VIN+和反相输入电压VIN-，并根据输入电压VIN+是否高于反相输入电压VIN-，从输出电路4输出输出电压OUT。如果输入电压VIN+高于反相输入电压VIN-，则输出电压OUT上拉至“高”电压。如果输入电压VIN+低于反相输入电压VIN-，则输出电压OUT下拉至“低”电压。
输出电压OUT不依赖于是PMOS晶体管对1-1或是NMOS晶体管对1-2被激活。例如，假定输入电压VIN+高于反相输入电压VIN-。如果PMOS晶体管对1-1被激活，则电流流过PMOS晶体管对1-1的PMOS晶体管12，电流从PMOS晶体管12流过电流镜42，电流镜42的NMOS晶体管42b接通。因此，输入节点47下拉至“低”电压。最后，由输出反相器46输出的输出电压OUT上拉至“高”电压。相反，如果NMOS晶体管对1-2被激活，则电流流过NMOS晶体管对1-2的NMOS晶体管21，电流从连接至NMOS晶体管21的电流镜41流过电流镜42，电流镜42的NMOS晶体管42b接通。因此，类似于PMOS晶体管对1-1被激活的情况，输入节点47下拉至“低”电压。最后，输出电压OUT上拉至“高”电压。
如从上述所知，即使PMOS晶体管对1-1和NMOS晶体管对1-2任何一个被激活，所希望的输出电压OUT仍然从输出反相器46输出。
即使输入电压VIN+和反相输入电压VIN-的共模分量，即共模电压VCM取地电压VSS与电源电压VDD之间的任意值，差分放大器10也能工作。图4示出差分放大器10延迟时间对共模电压VCM的相关性的曲线图。电源电压VDD是2.3V。当PMOS晶体管对1-1被激活时，若共模电压VCM是1.3V或更低，差分放大器10就能正常工作。另一方面，当NMOS晶体管对1-2被激活时，若共模电压VCM为0.9V或更高，差分放大器10就能正常工作。这样，如果PMOS晶体管对1-1和NMOS晶体管对1-2之一被激活，则差分放大器10能工作在OV与电源电压之间的输入电压范围。
如上所述，在本实施例的差分放大器10中，在扩展可允许的输入电压VIN+和反相输入电压VIN-范围的同时，能减少功耗。
(第二实施例)
图5示出根据本发明第二实施例的差分放大器。在第二实施例的差分放大器10中，用于基于输入电压VIN+和反相输入电压VIN-产生控制信号SC的控制信号产生电路5，被加至第一实施例差分放大器10的电路结构。
如图6中所示，控制信号产生电路5由共模电压检测电路51，参考电压产生电源52和比较器53组成。共模电压检测电路51响应输入电压VIN+和反相输入电压VIN-，产生基本上等于共模电压VCM的输出电压V0。参考电压产生电源52产生参考电压VR。参考电压VR是地电压VSS与电源电压VDD之间的电压，最好为VDD/2。比较器53将输出电压V0与参考电压VR进行比较，输出控制信号SC。如果输出电压V0高于参考电压VR，则比较器53将控制信号SC上拉至“高”电压。如果低于，则比较器53将控制信号SC下拉至“低”电压。因此，如果输入电压VIN+和反相输入电压VIN-是相对低的，则PMOS晶体管对1-1被激活。如果输入电压VIN+和反相输入电压VIN-是相对高的，则NMOS晶体管对1-2被激活。因此，基于输入电压VIN+和反相输入电压VIN-，适当选择的晶体管对被激活。
共模电压检测电路51由产生电流IR的恒流源54，NMOS晶体管55a、55b，PMOS晶体管56a、56b和NMOS晶体管57a、57b组成。在恒流源54中，它的一端连接至接地端子58，电流IR流入接地端子58。恒流源54的另一端，经过节点59连接至NMOS晶体管55a和55b的源极。输入电压VIN+和反相输入电压VIN-分别提供给NMOS晶体管55a和55b的栅极。NMOS晶体管55a和55b的漏极连接至PMOS晶体管56a的栅极。NMOS晶体管55a和55b的漏极连接至PMOS晶体管56a的漏极。PMOS晶体管56a和PMOS晶体管56b在一起构成电流镜。PMOS晶体管56a和56b的特性相同。PMOS晶体管56a和56b的源极连接至具有电源电压VDD的电源线60。PMOS晶体管56a和56b的栅极彼此相连，并连接至PMOS晶体管56a的漏极。PMOS晶体管56b的漏极连接至NMOS晶体管57a和57b的漏极。NMOS晶体管57a和57b的源极经过节点59连接至恒流源54。NMOS晶体管57a和57b的漏极连接至它们的栅极，以致使NMOS晶体管57a和57b的漏极和栅极能保持在相同的电压上。NMOS晶体管57a和57b的栅极电压是共模电压检测电路51的输出电压V0。NMOS晶体管57a和57b的特性实质上与NMOS晶体管55a和55b的特性相同。
共模电压检测电路51的输出电压V0与输入电压VIN+和反相输入电压VIN-之间的平均即共模电压VCM近似相等。NMOS晶体管55a和55b向节点59分别提供与输入电压VIN+和反相输入电压VIN-相应的电流I2和I3。具有等于电流I2和电流I3之和值的电流IR/2流过PMOS晶体管56a。PMOS晶体管56a和56b形成电流镜。因此，其值等于流过PMOS晶体管56a的电流IR/2流入NMOS晶体管57a和57b。因为NMOS晶体管57a和57b有相同的特性，所以具有相同值的电流I1流过NMOS晶体管57a和57b。流过NMOS晶体管57a和57b的电流之和，与流过NMOS晶体管55a和55b的电流之和相同。因此，电流I1与电流I2和I3的平均值相同。此外，NMOS晶体管57a和57b的特性与NMOS晶体管55a和55b相同。因此，NMOS晶体管57a和57b的栅极电压近似变成输入电压VIN+与反相输入电压VIN-之间的平均电压，即共模电压VCM。
更严格地说，共模电压检测电路51的输出电压V0由下式表示V0=VIN+VIN-2+2I1β2-(2I1β2)2-(VIN++VIN-)22--(1)]]>这里I1是流过NMOS晶体管57a和57b的电流，β是用栅极宽度W、栅极长度L、迁移率μ和栅极电容C0，由下式表示的值β=WLμC0.---(2)]]>等式(1)的第一项是输入电压VIN+和反相输入电压VIN-之间的平均值，即共模电压VCM。等式(1)的第二项是由MOS晶体管非线性引起的共模电压VCM的误差。第二项的值是小的。
如等式(1)所示，输出电压V0不是严格地与共模电压VCM相同。但是，输出电压V0至少在输入电压VIN+和反相输入电压VIN-之间。因此，输出电压V0起确定输入电压VIN+与反相输入电压VIN-之间的电压范围的指标的作用。
在本实施例的差分放大器10中，从输入电压VIN+和反相输入电压VIN-产生与共模电压VCM基本相同的输出电压V0。然后，基于输出电压V0产生控制信号SC。所以，控制信号SC是根据输入电压VIN+和反相输入电压VIN-之间的电压范围而产生的。其次，自动选择并激活PMOS晶体管对1-1和NMOS晶体管对1-2中适当的一个。
在第二实施例中，如果共模电压检测电路51要求大的驱动能力，则最好在NMOS晶体管57a和57b的漏极和栅极之间插入一个缓冲器61，如图7中所示。缓冲器61的输出端连接至NMOS晶体管57a和57b的漏极，其输出连接至NMOS晶体管57a和57b的栅极，即输出输出电压V0的输出端子。
噪声可能引入图6和7中所示的共模电压检测电路51的输出电压V0。为了防止由于噪声的误操作，比较器53最好具有滞后特性，如图8中所示。也就是说，比较器53这样来配置，如果比较器53的输入电压即共模电压检测电路51的输出电压V0增加，当比较器53的输入电压超过阈值VT1时，则控制信号SC的电压就从“低”电压移至“高”电压。另外，比较器53是这样配置的，即，如果比较器53的输入电压减少，当比较器53的输入电压变成小于阈值VT2(＜VT1)，则控制信号SC的电压就从“低”电压移至“高”电压。因此，即使噪声使得输出电压V0起伏，也能防止控制信号SC因起伏而不稳定。
作为防止因噪声引起错误操作的另一方法，可在比较器53和共模电压检测电路51之间插入低通滤波器62，如图9中所示。低通滤波器62一般由电阻62a和电容62b组成。电阻62a的一端连接至共模电压检测电路51的输出端，电阻62a的另一端连接至比较器53的输入端。电容62b放在电阻62a的另一端与具有地电压VSS的地端子63之间。因此，除去了高频噪声的输出电压V0被提供给比较器53，从而防止控制信号SC的不稳定。
图6、7和9所示的电路仅仅是例子。实际上，在图6、7和9所示的电路所示的NMOS电路中的一个与一个PMOS电路需要并联连接，其中NMOS晶体管和PMOS晶体管互换。
根据本发明提供的差分放大器，其中可允许的输入电压范围宽广，它的功率消耗也小。
权利要求
1.一种差分放大器，其特征在于包括包括第一和第二差分放大器部分的差分放大器电路；其中所述第一差分放大器部分包括第一PMOS晶体管差分对，其分别接收第一和第二输入电压的栅极；其中所述第二差分放大器部分包括第二NMOS晶体管差分对，其分别接收所述第一和第二输入电压的栅极；偏置电路，其响应控制信号，激活第一和第二差分放大器部分之一；和输出电路，其输出从激活的差分放大器部分输出的输出信号。
2.根据权利要求1所述的差分放大器，其特征在于所述第一和第二差分放大器部分分别包括起恒流源的作用的第一PMOS晶体管和所述第一NMOS晶体管，所述偏置电路在激活所述第二差分放大器部分时，停止第一PMOS晶体管的工作，在激活所述第一差分放大器部分时，停止第一NMOS晶体管的工作。
3.根据权利要求2所述的差分放大器，其特征在于所述偏置电路包括第一开关，其被安排为响应所述控制信号，将第一偏置电压连接至所述第一PMOS晶体管的栅极；和第二开关，其被安排为响应所述控制信号，将第二偏置电压连接至所述第一NMOS晶体管的栅极，和当所述第一和第二开关之一接通时，另一个则断开。
4.根据权利要求3所述的差分放大器，其特征在于所述偏置电路包括将所述控制信号反相的反相器；第三开关，其连接在所述电源线和所述第一PMOS晶体管的栅极之间，响应反相的控制信号而进行开关操作；和第四开关，其连接在所述地线和所述第一NMOS晶体管的栅极之间，响应反相的控制信号而进行开关操作，当所述第三和第四开关之一接通时，另一个则断开。
5.根据权利要求4所述的差分放大器，其特征在于当所述第一开关接通时，所述第三开关断开，当所述第二开关接通时，所述第四开关断开。
6.根据权利要求1至5中的任何一项所述的差分放大器，其特征在于所述第一差分放大器部分包括第一电流镜电路，它的输入端与在所述第一PMOS晶体管差分对中的一个的输出端连接；第二电流镜电路，它的输入端与在所述第一PMOS晶体管差分对中的另一个的输出端连接；所述第二差分放大器部分包括第三电流镜电路，它的一个输出端与所述第二NMOS晶体管差分对中的一个的输入端连接；第四电流镜电路，它的一个输出端与所述第二NMOS晶体管差分对中的另一个的输入端连接。
7.根据权利要求6所述的差分放大器，其特征在于所述第三电流镜电路的另一个输出端与所述第二电流镜电路的输入端连接；所述第四电流镜电路的另一个输出端与所述第一电流镜电路的输入端连接。
8.根据权利要求7所述的差分放大器，其特征在于所述输出电路从所述第三和第四电流镜电路得到所述激活的差分放大器部分的输出。
9.根据权利要求1至5中的任何一项所述的差分放大器，其特征在于进一步包括控制信号产生电路，其基于所述第一和第二输入电压产生所述控制信号。
10.根据权利要求9所述的差分放大器，其特征在于所述控制信号产生电路包括第一电路，其产生所述第一和第二输入电压的平均电压；和第二电路，其从平均电压产生控制信号。
11.根据权利要求10所述的差分放大器，其特征在于所述第一电路包括与所述地线相连的第二恒流源；第三NMOS晶体管，其与所述第二恒流源相连，并在所述第三NMOS晶体管的栅极接收所述第一和第二输入电压；第四NMOS晶体管，其与所述第二恒流源相连；和电流镜，其与所述电源线相连，并向所述第四NMOS晶体管提供等于流过所述第三NMOS晶体管的电流之和的电流，和所述平均电压是从所述电流镜与所述第四NMOS晶体管之间的节点输出。
12.根据权利要求11所述的差分放大器，其特征在于所述第二电路包括比较器，其将预定的参考电压与所述平均电压进行比较，以输出所述控制信号。
13.根据权利要求11所述的差分放大器，其特征在于所述控制信号产生电路进一步包括滤波器电路，其设置在所述第一和第二电路之间。
14.根据权利要求11所述的差分放大器，其特征在于所述第一电压进一步包括缓冲器，其连接在所述节点和所述第二电路之间。
15.一种在包含第一和第二差分放大器部分的差分放大器电路中，根据第一和第二输入电压输出一个输出信号的方法，其中所述第一差分放大器部分包括第一PMOS晶体管差分对，其分别接收第一和第二输入电压，所述第二差分放大器部分包括第二NMOS晶体管差分对，其分别接收所述第一和第二输入电压的栅极，所述方法包括响应控制信号，激活所述第一和第二差分放大器部分之一；将第一和第二输入电压提供给激活的差分放大器部分；和从所述激活的差分放大器部分的输出端输出一输出信号。
16.根据权利要求15所述的方法，其特征在于所述激活包括(a)当响应所述控制信号而使所述第一差分放大器部分被激活时，控制所述第一差分放大器部分的第一恒流源接通以及所述第二差分放大器部分的第二恒流源关断；和(b)当响应所述控制信号而使所述第二差分放大器部分被激活时，控制所述第二恒流源接通以及所述第一恒流源关断。
17.根据权利要求16所述的方法，其特征在于所述(a)控制包括将第一偏置电压提供给所述第一恒流源的第一PMOS晶体管的栅极；和停止将所述第一偏置电压提供给所述第一PMOS晶体管的栅极。
18.根据权利要求16所述的方法，其特征在于所述(b)控制包括将第二偏置电压提供给所述第二恒流源的第一NMOS晶体管的栅极；和停止将所述第二偏置电压提供给所述第一NMOS晶体管的栅极。
19.根据权利要求16至18中的任何一项所述的方法，其特征在于所述激活包括将所述控制信号反相；当响应反相的控制信号而使所述第一差分放大器部分被激活时，响应反相的控制信号停止所述第二恒流源的操作；和当响应反相的控制信号而使所述第二差分放大器部分被激活时，响应反相的控制信号停止所述第一恒流源的操作。
20.根据权利要求16至18中的任何一项所述的方法，其特征在于进一步包括基于所述第一和第二输入电压，产生所述控制信号。
全文摘要
一种差分放大器，包括差分放大器电路(1)、偏置电路(3)和输出电路(4)。差分放大器电路包括第一和第二差分放大器部分(1－1，1－2)。第一差分放大器部分包括具有与电源线相连的源极的第一PMOS晶体管(31)；具有与第一PMOS晶体管的漏极相连的源极和分别接收第一和第二输入电压的栅极的第一PMOS晶体管对(11，12)。第二差分放大器部分包括具有与地线相连的源极的第一NMOS晶体管(34)；具有与第一NMOS晶体管的漏极相连的源极和分别接收第一和第二输入电压的栅极的第二NMOS晶体管对(21，22)。偏置电路响应控制信号激活第一和第二差分放大器部分之一。输出电路输出一输出信号。
文档编号H03F3/45GK1534866SQ200410033209
公开日2004年10月6日 申请日期2004年3月26日 优先权日2003年3月27日
发明者西村浩一 申请人:恩益禧电子股份有限公司