专利名称：使用带备份的故障克服机制的三重冗余锁存器设计的制作方法
技术领域：
本发明一般涉及锁存器设计。更具体地说，本发明涉及提高锁存器中的抗软差错能力。
背景技术：
高能量中子主要通过与硅原子核碰撞产生一系列二次反应而在材料中失去能量。当它们穿过p-n结时，这些反应淀积了密集的电子-空穴对轨道。一些淀积的电荷将重新结合，一些将聚集在结的接触处。当粒子撞击锁存器的敏感区时，累积的电荷可能超过使存储在锁存器中的值“翻转”所需的最小电荷，从而导致软差错。
导致软差错的最小电荷称为锁存器的临界电荷。软差错发生率(SER)通常用故障占用时间(FIT)来表示。
软差错的常见来源是集成电路的封装材料中存在的微量放射性同位素可能放射出的α粒子。用于倒装片封装技术的“凸块”材料也被看作是一种可能的α粒子源。
软差错的其它来源包括高能宇宙射线和太阳粒子。高能宇宙射线和太阳粒子与高层大气反应，产生散发到地球上的高能质子和中子。因为中子能穿透大多数人造建筑物(中子可容易地穿过五英尺厚的混凝土)，所以中子可能特别麻烦。这个影响随纬度和海拔高度而变化。在伦敦，这种影响的严重程度是在赤道的影响的两倍。在海拔一英里高的科罗拉多州丹佛，这种影响的严重程度是在海平面的旧金山的影响的三倍。在商用飞机上，这种影响的严重程度可能是在海平面的影响的100-800倍。
放射引起的软差错正在成为造成微处理器和其它复杂IC(集成电路)中故障率的主要因素之一。已经提出几种方法来减少这种故障。在数据通路中增加ECC(纠错码)或奇偶校验从体系结构级解决这个问题。在数据通路中增加ECC或奇偶校验可能复杂且成本高。
在电路级，可以通过增大氧化物产生的电容与p/n结产生的电容之比来降低SER。除其它类型外，锁存器中的电容还包括p/n结产生的电容和氧化物产生的电容。因为电子/空穴对是随着高能中子通过p/n结而产生的，所以锁存器中p/n结面积的减小通常会降低SER。当高能中子通过氧化物时，不会产生大量的电子/空穴对。结果，通过增加SRAM单元中氧化物电容与p/n结电容之比，通常可降低SER。
在本领域中需要降低锁存器中的SER。本发明的一个实施例降低了锁存器中的SER，而锁存器的物理尺寸只有少量增加，而且通过锁存器的延迟时间也只有少量增加。
发明内容
在一个优选实施例中，本发明提供一种用于较小和较快的三重冗余锁存器的电路和方法。输入驱动器与两个传输门的输入相连。一个传输门的输出与第一锁存器的I/O相连，第二传输门的输出与第二锁存器的I/O相连。第一锁存器的I/O与三态输入反相器的第一输入相连。第二锁存器的I/O与三态输入反相器的第二输入相连。三态输入反相器的输出与第三锁存器的I/O和输出驱动器的输入相连。输出驱动器的输出是三重冗余锁存器的输出。
这个优选实施例允许通过稍微增加通过锁存器的延迟时间来减小三重冗余锁存器的尺寸。
通过以下结合附图举例说明本发明原理的详细描述，本发明的其它方面和优点将变得显而易见。
图1是一个三重冗余锁存器的原理图。现有技术图2是一个改进的三重冗余锁存器的原理图。
图3是一个改进的三重冗余锁存器的原理图。
具体实施例方式
图1是一个三重冗余锁存器的原理图。三重冗余锁存器的输入100与传输门TG1、TG2和TG3的输入相连。控制信号102与传输门TG1、TG2和TG3相连。控制信号102控制何时传输门TG1、TG2和TG3的输入端的信号分别传递到传输门TG1、TG2和TG3的输出端104、106和108。送到输出端104、106和108的信号分别存储在锁存器1、锁存器2和锁存器3中。
切断控制信号102后，锁存器1中的信号驱动反相器INV1的输入。切断控制信号102后，锁存器2中的信号驱动反相器INV2的输入。切断控制信号102后，锁存器3中的信号驱动反相器INV3的输入。反相器INV1的输出110驱动“与”门1的输入和“与”门2的输入。反相器INV2的输出112驱动“与”门1的输入和“与”门3的输入。反相器INV3的输出114驱动“与”门2的输入和“与”门3的输入。“与”门1的输出116驱动“或”门1的一个输入。“与”门2的输出118驱动“或”门1的一个输入。“与”门3的输出120驱动“或”门1的输入。三重冗余锁存器的输出是“或”门1的输出122。
三重冗余锁存器通过在三个不同的锁存器中存储相同的数据来减少软差错。例如，当控制信号102接通时，逻辑高值可从传输门TG1、TG2和TG3的输入100分别驱动到传输门TG1、TG2和TG3的输出104、106和108。切断控制信号102后，这个逻辑高值存储在各锁存器中，即锁存器1、锁存器2和锁存器3中。存储在锁存器1中的高值驱动反相器INV1的输入，在反相器INV1的输出端110产生一个逻辑低值。存储在锁存器2中的高值驱动反相器INV2的输入，在反相器INV2的输出端112上产生一个逻辑低值。存储在锁存器3中的高值驱动反相器INV3的输入，在反相器INV3的输出端114上产生一个逻辑低值。
因为反相器INV1、INV2和INV3的输出110、112和114分别都是低电平，所以“与”门1、“与”门2和“与”门3的所有输入110、112和114都分别是逻辑低值。因为“与”门1、“与”门2和“与”门3的所有输入110、112和114都分别是逻辑低值，所以“与”门1、“与”门2和“与”门3的输出116、118和120都分别是逻辑低值。因为“与”门1、“与”门2和“与”门3的输出116、118和120都分别是逻辑低值，所以“或”门1的所有输入都是逻辑低值。因为“或”门1的所有输入116、118和120都是逻辑低值，所以输出122是逻辑低值。
例如，如果在锁存器2中发生软差错，并使所存储的逻辑值从逻辑高值变为逻辑低值，则向反相器INV2的输入106提供了逻辑低值。反相器INV2的输出112向“与”门1和“与”门3的输入提供逻辑高值。因为在这个实例中，“与”门1的另一个输入110和“与”门3的另一个输入114是逻辑低值，因此“与”门1和“与”门3的输出116和120分别保持逻辑低值，输出122不改变。这个实例说明了一个锁存器中的单个软差错怎样不改变三重冗余锁存器中的原始存储值。
作为另一实例，假定除了锁存器2中的软差错之外，在锁存器3中也有一个软差错。这时，反相器INV3的输入108是逻辑低值，结果，反相器INV3的输出114是逻辑高值。这时，向“与”门2的输入114和“与”门3的输入114提供了逻辑高值。由于在“与”门1的输入提供逻辑低值和逻辑高值，所以“与”门1的输出116仍是逻辑低值。由于在“与”门2的输入提供一个逻辑低值和一个逻辑高值，所以“与”门2的输出118仍是逻辑低值。然而，因为“与”门3的输入112和114都是逻辑高值，所以输出120是逻辑高值。因为“或”门1的输入120是逻辑高值，输出122从逻辑低值变为逻辑高值。这个实例说明了三重冗余锁存器中两个锁存器有软差错怎样改变三重冗余锁存器的原始存储值。
三重冗余锁存器防止单个软差错改变锁存器中存储的原始值。然而，这将带来额外电路的成本，额外电路导致锁存器物理体积变大。此外，三重冗余锁存器可能在锁存器的延迟通路中引入时间延迟。结果，三重冗余锁存器通常比单个锁存器大一些和慢一些。
图2是改进的三重冗余锁存器的原理图。输入驱动器218在其输入端200接收信号并驱动该信号从其输出端202转到传输门TG1220和TG2 222的输入端202。此外，三稳态输入反相器、十字连接的“与非”门和十字连接的“或非”门可用来替代传输门。如果控制信号204接通，则传输门TG1 220和TG2 222的输入端202的信号被传递到传输门TG1 220的输出端206和传输门TG2 222的输出端208。同样的信号存储在锁存器1 224和锁存器2 226中。
在切断控制输入204后，锁存器1 224和锁存器2 226保持同样的信号。存储在锁存器1 224和锁存器2 226中的信号被施加到三稳态输入反相器228的输入端。当输入206和208都是逻辑低值时，三稳态输入反相器228在输出端214上有效地驱动一个逻辑高值。当输入206和208都是逻辑高值时，三稳态输入反相器228在输出端214上有效地驱动一个逻辑低值。当输入206和208具有相反的逻辑值时，三稳态输入反相器228的输出214是三态的。
在这个实例中，如果锁存器1 224和锁存器2 226都未受干扰，则相同意义的信号分别出现在三稳态输入反相器228的两个输入端206和208。例如，如果逻辑高值存储在每个锁存器、即锁存器1 224和锁存器2 226中，则在三稳态输入反相器228的每个输入端都提供逻辑高值。在这个实例中，因为两个输入206和208都是逻辑高值，所以三稳态输入反相器228的输出214是逻辑低值。三稳态输入反相器228的输出端214上的逻辑低值存储在锁存器3 230中。在这个实例中，在输出驱动器232的输入端214提供的逻辑低值被驱动到输出驱动器232的输出端216。取决于具体应用，输出驱动器的输出216可能与输出驱动器232的输入214具有相同的意义，也可能不同。
如果在这个实例中，其中逻辑高值存储在锁存器1 224和锁存器2 226中，例如锁存器1 224由于软差错事件翻转成逻辑低值，则向三稳态输入反相器228的输入206提供了逻辑低值。输入208保持逻辑高值。当输入206和208意义相反时，三态输入反相器228的输出214是三态的。因为三态输入反相器228的输出214是三态的，所以在节点214的逻辑值保持逻辑低值。因为节点214的逻辑值保持逻辑低值，所以三重冗余锁存器保持其原始存储值。在这个实例中，单个软差错不改变存储在三重冗余锁存器中的原始值。
然而，如果一个软差错事件改变存储在锁存器1 224中的值，另一个软差错事件改变存储在锁存器2 226中的值，则三重冗余锁存器将改变其原始值。例如，如果三重冗余锁存器中存储一个逻辑高值，那么锁存器1 224和锁存器2 226分别保持逻辑高值，锁存器3 230将保持逻辑低值。如果一个软差错事件将存储在锁存器1 224中的逻辑值从逻辑高值变为逻辑低值，另一个软差错事件将存储在锁存器2226中的逻辑值从逻辑高值变为逻辑低值，那么三态输入反相器228的输入206和208都从逻辑高值变为逻辑低值。由于三态输入反相器228的输入端206和208具有逻辑低值，所以三态输入反相器228的输出214是逻辑高值。因为输出214是逻辑高值，所以存储在锁存器3 230中的值从逻辑低值变为逻辑高值。在这个实例中，存储在三重冗余锁存器中的原始值从逻辑高值变为逻辑低值。
图2所示的三重冗余锁存器除改进了锁存器的软差错率之外，还因为使用了较少晶体管而减小了三重冗余锁存器的物理尺寸。图2所示的三重冗余锁存器由于减少了逻辑延迟数量，所以还减少了通过三重冗余锁存器的延迟时间。
图3是一个改进的三重冗余锁存器的原理图。图3包括与图2所包含的块相同的基本块；输入驱动器330，传输门1 332，传输门2 334，锁存器1 336，锁存器2 338，三态输入反相器340，锁存器3 344和输出驱动器346。用于三重冗余锁存器的输入驱动器330的一个实施例包括P型场效应晶体管(PFET)MP1和N型场效应晶体管(NFET)MN1。在这个实施例中，PFET MP1的源极与VDD相连，漏极302与输入驱动器330的输出和NFET MN1的漏极相连。PFET MP1和NFET MN1的栅极300与输入驱动器330的输入相连。NFET MN1的源极与GND相连。
用于三重冗余锁存器的传输门1 332的一个实施例包括PFETMP2和NFET MN2。在这个实施例中，PFET MP2和NFET MN2的漏极与传输门1 332的输入302相连。PFET MP2和NFET MN2的源极与传输门1 332的输出312相连。PFET MP2的栅极与传输门1 332的控制输入端306相连。NFET MN2的栅极与传输门1 332的控制输入端304相连。
用于三重冗余锁存器的传输门2 334的一个实施例包括PFETMP3和NFET MN3。在这个实施例中，PFET MP3和NFET MN3的漏极与传输门2 334的输入302相连。PFET MP3和NFET MN3的源极与传输门2 334的输出314相连。PFET MP3的栅极与传输门2 334的控制输入306相连。NFET MN3的栅极与传输门1 334的控制输入304相连。
用于三重冗余锁存器的锁存器1 336的一个实施例包括PFETMP4、NFET MN4、PFET MP5和NFET MN5。在这个实施例中，PFETMP4和NFET MN4的漏极以及PFET MP5和NFET MN5的栅极分别与锁存器1 336的I/O 312相连。PFET MP5和NFET MN5的漏极以及PFET MP4和NFET MN4的栅极分别与锁存器1 336的节点316相连。PFET MP4和MP5的源极与VDD相连。NFET MN4和MN5的源极与GND相连。
用于三重冗余锁存器的锁存器2 338的一个实施例包括PFETMP6、NFET MN6、PFET MP7和NFET MN7。在这个实施例中，PFETMP6和NFET MN6的漏极以及PFET MP7和NFET MN7的栅极与锁存器2 338的I/O 314相连。PFET MP7和NFET MN7的漏极以及PFETMP6和NFET MN6的栅极与锁存器2 338的节点318相连。PFET MP6和MP7的源极与VDD相连。NFET MN6和MN7的源极与GND相连。
用于三重冗余锁存器的三稳态输入反相器340的一个实施例包括PFET MP8、PFET MP9、NFET MN8和NFET MN9。在这个实施例中，PFET MP9、NFET MN8的漏极与三稳态输入反相器340的输出320相连。PFET MP8的漏极和PFET MP9的源极与节点326相连。NFET MN9的漏极和NFET MN8的源极与节点328相连。PFET MP8的栅极和NFET MN9的栅极与三稳态输入反相器340的输入312相连。PFET MP9的栅极和NFET MN8的栅极与三稳态输入反相器340的输入314相连。PFET MP8的源极与VDD相连。NFET MN9的源极与GND相连。
用于三重冗余锁存器的锁存器3 344的一个实施例包括PFETMP10、NFET MN10、PFET MP11和NFET MN11。在这个实施例中，PFET MP10和NFET MN10的漏极以及PFET MP11和NFET MN11的栅极与锁存器3 344的I/O 320相连。PFET MP11和NFET MN11的漏极以及PFET MP10和NFET MN10的栅极与锁存器3 344的节点322相连。PFET MP10和MP11的源极与VDD相连。NFET MN10和MN11的源极与GND相连。
用于三重冗余锁存器的输出驱动器346的一个实施例包括PFETMP12和NFET MN12。在这个实施例中，PFET MP12的源极与VDD相连，漏极324与输出驱动器346的输出端和NFET MN12的漏极相连。PFET MP12和NFET MN12的栅极320与输入驱动器346的输入端相连。NFET MN12的源极与GND相连。
图3是一个改进的三重冗余锁存器的原理图。输入驱动器330在其输入端300接收信号，并驱动信号从其输出端302转到传输门1332和传输门2 334的输入端302。如果控制信号304是逻辑高值，控制信号306是逻辑低值，那么传输门1 332和传输门2 334的输入端302的信号被传递到传输门1 332的输出端312和传输门2 334的输出端314。同样的信号存储在锁存器1 336和锁存器2 338中。
在控制输入304被驱动成逻辑低值，控制输入306被驱动成逻辑高值后，锁存器1 336和锁存器2 338保持同样的信号。存储在锁存器1 336和锁存器2 338中的信号则被施加到三稳态输入反相器340的输入端。如果锁存器1 336和锁存器2 338中的任何一个都未受干扰，那么三稳态输入反相器340的两个输入端312和314上都是同样意义的信号。例如，如果各锁存器、即锁存器1 336和锁存器2 338中都存储逻辑高值，那么三稳态输入反相器340的各个输入端312和314上都是逻辑高值。在这个实例中，因为两个输入端312和314都是逻辑高值，所以三稳态输入反相器340的输出320是逻辑低值。三稳态输入反相器340的输出端320上的逻辑低值被存储在锁存器3344中。在这个实例中，输出驱动器346的输入端320上呈现的逻辑低值被驱动成输出驱动器346的输出端324上的逻辑一。
如果在锁存器1 336和锁存器2 338中都存储逻辑高值的这个实例中，例如锁存器1 336由于软差错事件而翻转成逻辑低值，那么三稳态输入反相器340的输入端312出现逻辑低值。输入314保持逻辑高值。当输入312和314是相反意义时，三态输入反相器340的输出320是三态的。因为三稳态输入反相器340的输出320是三态的，节点320上的逻辑值保持逻辑低值。因为节点320上的逻辑值保持逻辑低值，所以三重冗余锁存器保持其原来存储的值。在这个实例中，单个软差错不改变存储在三重冗余锁存器中的原始存储值。
然而，如果一个软差错事件改变存储在锁存器1 336中的值，另一个软差错事件改变存储在锁存器2 338中的值，那么三重冗余锁存器将改变其原始值。例如，如果逻辑高值存储在三重冗余锁存器中，那么锁存器1 336和锁存器2 338均保持逻辑高值，锁存器3 344将保持逻辑低值。如果一个软差错事件使存储在锁存器1 336中的逻辑值从逻辑高值变为逻辑低值，另一个软差错事件使存储在锁存器2 338中的逻辑值从逻辑高值变为逻辑低值，那么三稳态输入反相器340的输入312和314都从逻辑高值变为逻辑低值。由于三稳态输入反相器340的输入端312和314上具有逻辑低值，所以三稳态输入反相器340的输出320是逻辑高值。因为输出320是逻辑高值，所以存储在锁存器3 344上的值从逻辑低值变为逻辑高值。在这个实例中，存储在三重冗余锁存器中的原始值从逻辑高值变为逻辑低值。
如图3所示的三重冗余锁存器，除了改进了锁存器的软差错率外，还由于其使用较少晶体管而减小了三重冗余锁存器的物理尺寸。如图3所示的三重冗余锁存器由于其逻辑延迟数量减小，还减少了通过三重冗余锁存器的延迟时间。
本发明的上述描述是为说明和描述的目的提供的。其意图并不是穷举或将本发明限制在所公开的确切形式，依照上述教导的其它修改和变更也是可能的。选择和描述实施例是为了更好地说明本发明的原理及其实际应用，从而使本领域的技术人员能在适合所设想的特定应用的各种实施例和各种修改中最佳地利用本发明。所附权利要求应当被解释成除现有技术所限定的范围外，还包括本发明的其它备选实施例。
权利要求
1.一种用于减少软差错的三重冗余锁存器，包括a)输入驱动器(330)，所述输入驱动器(330)具有输入(300)和输出(302)；b)第一传输门(332)，所述第一传输门(332)具有输入(302)、第一控制输入(304)、第二控制输入(306)和输出(312)；c)第二传输门(334)，所述第二传输门(334)具有输入(302)、第一控制输入(304)、第二控制输入(306)和输出(314)；d)第一锁存器(336)，所述第一锁存器(336)具有输入/输出(312)；e)第二锁存器(338)，所述第二锁存器(338)具有输入/输出(314)；f)第三锁存器(344)，所述第三锁存器(344)具有输入/输出(320)；g)三稳态输入反相器(340)，所述三稳态输入反相器(340)具有第一输入(312)、第二输入(314)和输出(320)；h)输出驱动器(346)，所述输出驱动器(346)具有输入(320)和输出(324)；i)其中所述输入驱动器(330)的所述输入(300)是所述三重冗余锁存器的输入；j)其中所述输入驱动器(330)的所述输出(302)与所述第一传输门(332)的所述输入(302)和所述第二传输门(334)的所述输入(302)相连；k)其中所述三重冗余锁存器的第一控制输入(304)与所述第一传输门(332)的所述第一控制输入(304)和所述第二传输门(334)的所述第一控制输入(304)相连；l)其中所述三重冗余锁存器的第二控制输入(306)与所述第一传输门(332)的所述第二控制输入(306)和所述第二传输门(334)的所述第二控制输入(306)相连；m)其中所述第一传输门(332)的所述输出(312)与所述第一锁存器(336)的所述输入/输出(312)和所述三稳态输入反相器(340)的所述第一输入(312)相连；n)其中所述第二传输门(334)的所述输出(314)与所述第二锁存器(338)的所述输入/输出(314)和所述三稳态输入反相器(340)的所述第二输入(314)相连；o)其中所述三稳态输入反相器(340)的所述输出(320)与所述第三锁存器(344)的所述输入/输出(320)和所述输出驱动器(346)的所述输入(320)相连；p)其中所述输出驱动器(346)的所述输出(324)是所述三重冗余锁存器的输出。
2.如权利要求1所述的三重冗余锁存器，其特征在于，输入驱动器(330)包括a)PFET(MP1)，所述PFET(MP1)具有栅极、漏极和源极；b)NFET(MN1)，所述NFET(MN1)具有栅极、漏极和源极；c)其中所述PFET(MP1)的所述源极与VDD相连；d)其中所述NFET(MN1)的所述源极与GND相连；e)其中所述NFET(MN1)和所述PFET(MP1)的栅极是所述第一输入驱动器(330)的所述输入(300)；f)其中所述NFET(MN1)和所述PFET(MP1)的漏极是所述第一输入驱动器(330)的所述输出(302)。
3.如权利要求1所述的三重冗余锁存器，其特征在于，所述第一传输门(332)包括a)PFET(MP2)，所述PFET(MP2)具有栅极、漏极和源极；b)NFET(MN2)，所述NFET(MN2)具有栅极、漏极和源极；c)其中所述PFET(MP2)和所述NFET(MN2)的所述漏极与所述第一传输门(332)的所述输入(302)相连；d)其中所述PFET(MP2)和所述NFET(MN2)的所述源极与所述第一传输门(332)的所述输出(312)相连；e)其中所述NFET(MN2)的所述栅极与所述第一传输门(332)的所述第一控制输入(304)相连；f)其中所述PFET(MP2)的所述栅极与所述第一传输门(332)的所述第二控制输入(306)相连。
4.如权利要求1所述的三重冗余锁存器，其特征在于，所述第二传输门(334)包括a)PFET(MP3)，所述PFET(MP3)具有栅极、漏极和源极；b)NFET(MN3)，所述NFET(MN3)具有栅极、漏极和源极；c)其中所述PFET(MP3)和所述NFET(MN3)的所述漏极与所述第二传输门(334)的所述输入(302)相连；d)其中所述PFET(MP3)和所述NFET(MN3)的所述源极与所述第二传输门(334)的所述输出(314)相连；e)其中所述NFET(MN3)的所述栅极与所述第二传输门(334)的所述第一控制输入(304)相连；f)其中所述PFET(MP3)的所述栅极与所述第二传输门(334)的所述第二控制输入(306)相连。
5.如权利要求1所述的三重冗余锁存器，其特征在于，所述第一锁存器(336)包括a)第一PFET(MP5)，所述第一PFET(MP5)具有栅极、漏极和源极；b)第二PFET(MP4)，所述第二PFET(MP4)具有栅极、漏极和源极；c)第一NFET(MN5)，所述第一NFET(MN5)具有栅极、漏极和源极；d)第二NFET(MN4)，所述第二NFET(MN4)具有栅极、漏极和源极；e)其中所述第一和第二PFET(MP4和MP5)的源极与VDD相连；f)其中所述第一和第二NFET(MN4和MN5)的源极与GND相连；g)其中所述第一NFET(MN5)的所述栅极和所述第一PFET(MP5)的所述栅极是所述第一锁存器(336)的所述输入/输出(312)；h)其中所述第一NFET(MN5)的所述漏极和所述第一PFET(MP5)的所述漏极与所述第二NFET(MN4)的所述栅极和所述第二PFET(MP4)的所述栅极相连；i)其中所述第二NFET(MN4)的所述漏极和所述第二PFET(MP4)的所述漏极是所述第一锁存器(336)的所述输入/输出(312)。
6.如权利要求1所述的三重冗余锁存器，其特征在于，所述第二锁存器(338)包括a)第一PFET(MP7)，所述第一PFET(MP7)具有栅极、漏极和源极；b)第二PFET(MP6)，所述第二PFET(MP6)具有栅极、漏极和源极；c)第一NFET(MN7)，所述第一NFET(MN7)具有栅极、漏极和源极；d)第二NFET(MN6)，所述第二NFET(MN6)具有栅极、漏极和源极；e)其中所述第一和第二PFET(MP6和MP7)的所述源极与VDD相连；f)其中所述第一和第二NFET(MN6和MN7)的所述源极与GND相连；g)其中所述第一NFET(MN7)的所述栅极和所述第一PFET(MP7)的所述栅极是所述第二锁存器(338)的所述输入/输出(314)；h)其中所述第一NFET(MN7)的所述漏极和所述第一PFET(MP7)的所述漏极与所述第二NFET(MN6)的所述栅极和所述第二PFET(MP6)的所述栅极相连；i)其中所述第二NFET(MN6)的所述漏极和所述第二PFET(MP6)的所述漏极是所述第二锁存器(338)的所述输入/输出(314)。
7.如权利要求1所述的三重冗余锁存器，其特征在于，所述第三锁存器(344)包括a)第一PFET(MP11)，所述第一PFET(MP11)具有栅极、漏极和源极；b)第二PFET(MP10)，所述第二PFET(MP10)具有栅极、漏极和源极；c)第一NFET(MN11)，所述第一NFET(MN11)具有栅极、漏极和源极；d)第二NFET(MN10)，所述第二NFET(MN10)具有栅极、漏极和源极；e)其中所述第一和第二PFET(MP10和MP11)的所述源极与VDD相连；f)其中所述第一和第二NFET(MN10和MN11)的所述源极与GND相连；g)其中所述第一NFET(MN11)的所述栅极和所述第一PFET(MP11)的所述栅极是所述第三锁存器(344)的所述输入/输出(320)；h)其中所述第一NFET(MN11)的所述漏极和所述第一PFET(MP11)的所述漏极与所述第二NFET(MN10)的所述栅极和所述第三PFET(MP10)的所述栅极相连；i)其中所述第二NFET(MN10)的所述漏极和所述第二PFET(MP10)的所述漏极是所述第三锁存器(344)的所述输入/输出(320)。
8.如权利要求1所述的三重冗余锁存器，其特征在于，所述三稳态输入反相器(340)包括a)第一PFET(MP8)，所述第一PFET(MP8)具有栅极、漏极和源极；b)第二PFET(MP9)，所述第二PFET(MP9)具有栅极、漏极和源极；c)第一NFET(MN8)，所述第一NFET(MN8)具有栅极、漏极和源极；d)第二NFET(MN9)，所述第二NFET(MN9)具有栅极、漏极和源极；e)其中所述第一PFET(MP8)的所述源极与VDD相连；f)其中所述第二NFET(MN9)的所述源极与GND相连；g)其中所述第一PFET(MP8)的所述漏极与所述第二PFET(MP9)的所述源极相连；h)其中所述第二PFET(MP9)的所述漏极和所述第一NFET(MN8)的所述漏极是所述三稳态输入反相器(340)的所述输出(320)；i)其中所述第一NFET(MN8)的所述源极与所述第二NFET(MN9)的所述漏极相连；j)其中所述第一PFET(MP8)的所述栅极和所述第二NFET(MN9)的所述栅极是所述三稳态输入反相器(340)的所述第一输入(312)；k)其中所述第二PFET(MP9)的所述栅极和所述第一NFET(MN8)的所述栅极是所述三稳态输入反相器(340)的所述第二输入(314)。
9.如权利要求1所述的三重冗余锁存器，其特征在于，所述输出驱动器(346)包括a)PFET(MP12)，所述PFET(MP12)具有栅极、漏极和源极；b)NFET(MN12)，所述NFET(MN12)具有栅极、漏极和源极；c)其中所述PFET(MP12)的所述源极与VDD相连；d)其中所述NFET(MN12)的所述源极与GND相连；e)其中所述NFET(MN12)和所述PFET(MP12)的所述栅极是所述输出驱动器(346)的所述输入(320)；f)其中所述NFET(MN12)和所述PFET(MP12)的所述漏极是所述输出驱动器(346)的所述输出(324)。
10.一种制造具有改进的软差错率的三重冗余锁存器的方法，包括a)制作输入驱动器(330)，所述输入驱动器(330)具有输入(300)和输出(302)；b)制作第一传输门(332)，所述第一传输门(332)具有输入(302)、第一控制输入(304)、第二控制输入(306)和输出(312)；c)制作第二传输门(334)，所述第二传输门(334)具有输入(302)、第一控制输入(304)、第二控制输入(306)和输出(314)；d)制作第一锁存器(336)，所述第一锁存器(336)具有输入/输出(312)；e)制作第二锁存器(338)，所述第二锁存器(338)具有输入/输出(314)；f)制作第三锁存器(344)，所述第三锁存器(344)具有输入/输出(320)；g)制作三稳态输入反相器(340)，所述三稳态输入反相器(340)具有第一输入(312)、第二输入(314)和输出(320)；h)制作输出驱动器(346)，所述输出驱动器(346)具有输入(320)和输出(324)；i)其中所述输入驱动器(330)的所述输入(300)是所述三重冗余锁存器的输入；j)其中所述输入驱动器(330)的所述输出(302)与所述第一传输门(332)的所述输入(302)和所述第二传输门(334)的所述输入(302)相连；k)其中所述三重冗余锁存器的第一控制输入(304)与所述第一传输门(332)的所述第一控制输入(304)和所述第二传输门(334)的所述第一控制输入(304)相连；l)其中所述三重冗余锁存器的第二控制输入(306)与所述第一传输门(332)的所述第二控制输入(306)和所述第二传输门(334)的所述第二控制输入(306)相连；m)其中所述第一传输门(332)的所述输出(312)与所述第一锁存器(336)的所述输入/输出(312)和所述三稳态输入反相器(340)的所述第一输入(312)相连；n)其中所述第二传输门(334)的所述输出(314)与所述第二锁存器(338)的所述输入/输出(314)和所述三稳态输入反相器(340)的所述第二输入(314)相连；o)其中所述三稳态输入反相器的所述输出(320)与所述第三锁存器(344)的所述输入/输出(320)和所述输出驱动器(346)的所述输入(320)相连；p)其中所述输出驱动器(346)的所述输出(324)是所述三重冗余锁存器的输出。
全文摘要
在优选实施例中，本发明提供一种用于较小和较快的三重冗余锁存器的电路和方法。输入驱动器与两个传输门的输入相连。一个传输门的输出与第一锁存器的I/O相连，第二传输门的输出与第二锁存器的I/O相连。第一锁存器的I/O与三稳态输入反相器的第一输入相连。第二锁存器的I/O与三稳态输入反相器的第二输入相连。三稳态输入反相器的输出与第三锁存器的I/O和输出驱动器的输入相连。
文档编号H03K3/00GK1638282SQ20051000407
公开日2005年7月13日 申请日期2005年1月6日 优先权日2004年1月7日
发明者K·科克二世, M·卡巴纳斯-霍尔门, D·W·克吕格尔 申请人:惠普开发有限公司