专利名称：实现多路信号再定时的方法及装置的制作方法
技术领域：
本发明涉及通信领域，特别是将多路异步信号处理为多路同步信号的实现方法。
背景技术：
SDH系统(同步数字通信传输系统)广泛应用于现代高速电信网、高速因特网等重要传输体制中，对光纤，微波和卫星通信技术的发展都有重大意义。在SDH系统中，数据适配时要经过映射或指针调整，然而在这个调整过程中，会引入数据的抖动和飘移，为了避免和减少这种情况发生时对同步定时带来的影响，需要进行信号定时处理。
请参阅图1，其为一SDH系统的结构示意图。在本地传送网层中，SDH环大多采用多路E1、T1或其它低速信号分别连接ADM(分插服用器)和CPE(客户端设备)，而CPE往往用输入的数据信号提取同步定时，为了避免SDH指针调整引起的抖动对定时带来的影响，需要进行再定时，以便获取高质量的同步信号。
目前，通常通过缓存方式来实现多路信号再定时功能，由于RAM所占资源少，广泛用于缓存处理。参阅图2，为实现多路信号再定时方法的基本原理图。对每路信号采用一个双口RAM，在一个口将数据写入，在另一个口将数据读出。写入的时钟采用从输入信号中提取出来的时钟，读出时钟采用再定时时钟，数据的写入与读出都在时钟沿上进行。每一路信号都配以一个RAM，通过增加RAM的数量来实现多路信号的再定时功能。并且，RAM一般直接采用FPGA芯片内的Block RAM(块存储单元)。
上述实现多路信号再定时的方法存在以下缺陷第一.片内的时钟资源是有限的，对大多数可编程器件而言，时钟只能在系统资源允许范围内使用，当信号路数增加时，如果直接用信号时钟处理数据的话，往往会因时钟资源不够导致设计无法完成。
第二每种诸如FPGA的可编程芯片的Block RAM的数量是有限的。随着需要定时的信号路数量的增多，相应的需要Block RAM的片数就增加。然而，随着FPGA拥有的资源越多(比如，拥有的Block RAM片数增多)，FPGA芯片的价格就越高。即，随着网络的发展，需要再定时的信号路数量增加，这就需要采用价格高的FPGA，由此导致成本高的缺陷。
第三一个Block RAM只存储一路信号，而每路信号是串行输入的，信号的位宽只有一位，因此一片Block RAM只使用了1bit(位)的宽度。请参阅图3，其为Block RAM的存储原理图。每个Block RAM的存储单元都是由确定位数的宽度和确定位数的深度组成。很显然，一片Block RAM只使用了1bit(位)的宽度，造成大量的资源浪费。并且，多路信号再定时时需要和路数相应的BlockRAM片数，由此造成更大的资源浪费。
发明内容
本发明的目的在于提供一种实现多路信号再定时的方法及装置，以解决现有技术中存在实现再定时的成本高且资源浪费严重的技术问题。
为解决上述问题，本发明公开了一种实现多路信号再定时的方法，包括(1)锁存每一路的数据，并产生每一路的写地址和公共的读地址；(2)由系统时钟产生若干时隙，所述时隙分为用于将每路数据串行写入RAM的写时隙及将所有路的数据并行读出的读时隙；(3)在每一写时隙到来时，将所述写时隙对应路锁存的数据写入RAM(随机存储器)中；(4)在读时隙到来时，将所有路的数据并行读出。
步骤(1)之前还包括将所述系统时钟的频率设置为大于M×低速信号频率×(路数+1)，M为RAM读数据、改写数据、写入数据所需周期数之和；将RAM的宽度设置为N个低速信号的路数。
步骤(3)将所述写时隙对应路锁存的数据写入RAM中，具体为先读出该路写地址对应的RAM存储单元中的数据，再将该路锁存的数据置入该路对应BIT特位，并将其他路的BIT位数据原样存回，一起写入该路写地址对应的RAM存储单元中。
步骤(3)将所述写时隙对应路锁存的数据写入RAM中具体为先将该路锁存的数据写入RAM中该路写地址对应的存储单元，然后修改该路的写地址。所述修改该路的写地址包括将写地址加一或加X，所述X为缓存器深度一半。
步骤(4)具体为在读时隙到来时，读取读地址对应的存储单元的N个数据，然后修改所述读地址，所述N为信号路数，所述修改读地址包括将读地址加一。
本发明还公开了一种实现多路信号再定时的装置，包括包含RAM(随机存储器)的可编程逻辑器件和高频时钟源，其中高频时钟源连接可编程逻辑器件，用以给RAM提供系统时钟；可编程逻辑器件接收每一路输入信号及每一路对应的输入时钟和系统时钟，用以在每个系统时钟周期内将每路数据串行写入RAM，以及每路数据在统一的时钟控制下并行输出。
所述RAM的宽度等于低速信号路数，所述深度可根据系统允许最大、最小缓存时间选取，所述RAM的深度为1024BIT、768BIT、512BIT和256BIT中的其中之一。
所述可编程逻辑器件进一步包括RAM、时隙分配单元、锁存单元和控制子单元，其中时隙分配单元由系统时钟产生若干时隙，所述时隙又分为用于将每路数据串行写入RAM的写时隙及将所有路的数据并行读出的读时隙，并且每个写时钟和读时钟都会触发时隙分配；锁存单元锁存每一路的数据；控制子单元在每一写时隙到来时，将所述写时隙对应路锁存的数据写入RAM(随机存储器)中；在读时隙到来时，所有路的数据并行读出。
与现有技术相比，本发明具有以下优点首先，本发明采用时分电路的原理在一个系统时钟周期内完成串行写入所有路的数据并且并行读出所有路的数据，只用一个时钟资源即可以实现多路数据同步处理的功能。
其次，本发明只需占用一个RAM资源即可完成多路信号处理，由此避免采用资源数多的可编程逻辑器件，进而降低成本，同时，也避免了大量存储空间的浪费，即提高了资源的利用率；其次，本发明采用每一路都有一个单独的存储地址，所有路共用一个读地址(从而保证所有路信号同步输出)，在某路信号发生读写冲突时，可以采用读地址不变，该写地址发生跳变的设计，由此保证任何一路的滑码不会影响到其它路。
图1为一SDH系统的结构示意图；图2为实现多路信号再定时方法的基本原理图；图3为Block RAM的存储原理图；图4为一种实现多路信号再定时的装置的结构示意图；图5为本发明实现多路信号再定时的流程图；图6为本实施例所采用的RAM的存储原理图。
具体实施例方式
现有技术中，实现多路信号再定时的方法存在成本高且资源浪费严重的技术问题。为此，本发明的申请人经过长期的研究发现，可以利用时分电路的原理来实现多路信号再定时功能。其核心在于利用一个高速时钟源产生一个高频率(其频率高于M×信号频率×(路数+1)，M为RAM读数据、改写数据、写入数据所需周期数之和；信号频率为需要定时的低速信号的信号频率)的时钟信号作为系统时钟，由系统时钟产生若干时隙，每个时隙包含若干个系统时钟周期，在不同的时隙内将预先采样到的每一路低速信号数据(一个比特)分别存入RAM中，并在某一时隙将所有路的数据(每路的一个比特)并行读出，由此实现了各路同步处理的功能。在本发明中，可以将RAM的宽度设置为N，即低速信号的路数，这样，RAM的每一行中保存的是N个低速信号每个周期内写入的数据(一个比特)，而RAM的每一列则为某路低速信号顺序写入的的信号序列；读出RAM中一行的数据即为并行读出N路低速信号的一比特数据，从而实现了多路异步信号的同步处理。
以下结合附图，具体说明本发明。
请参阅图4，其为一种实现多路信号再定时的装置的结构示意图。包括包含RAM(随机存储器)13的可编程逻辑器件11和高频时钟源12，其中高频时钟源12连接可编程逻辑器件11，用以给RAM13提供系统时钟。高频时钟源12可以为一晶体振荡器，也可以是其他能够产生满足要求的时钟信号产生器。
可编程逻辑器件11接收每一路输入信号及每一路对应的输入时钟和系统时钟，用以在每个系统时钟周期内将每路数据串行写入RAM，以及每路数据在统一的时钟控制下并行输出。
还是请参阅图3，其为RAM的原理示意图。时隙分配的数量要大于或等于路数加一，RAM宽度等于路数即可。
所述可编程逻辑器件可以采用FPGA、CPLD等逻辑器件。这些可编程逻器件进一步包括RAM(若是采用CPLD，则需要片外存储器，可以是FIFO或其它缓存器，因为CPLD内部没有RAM)、时隙分配单元、锁存单元和控子单元，其中时隙分配单元用于将系统时钟产生若干时隙，所述时隙包含将每路数据串行写入RAM的写时隙及将所有路的数据并行读出的读时隙，其中读时隙只有一个。比如，需要进行再定时的信号路的总路数为8，则可以产生9个时隙8个写时隙和1个读时隙。本发明采用的时隙分配是动态的，由于各路信号来的先后顺序不确定，哪路先来就先给哪路分配时隙，读时隙最后分配。
在本发明中，当采样到每个信号时钟沿时，将数据锁存，同时时隙分配单元就为该路分配一写时隙。当有多路信号时钟沿同时来临，可按预定的优先级依次分配。
锁存单元锁存每一路的数据。根据每一路的输入时钟信号锁存该路的数据(一个比特)。锁存单元可以采用寄存器。
控制子单元根据时隙分配单元确定的时隙，在每一写时隙到来时，将所述写时隙对应路锁存的数据写入RAM(随机存储器)中；在读时隙到来时，将所有路的数据并行读出。
基于上述的装置，具体说明本发明的实现多路信号再定时的方法。请参阅图5，其为本发明实现多路信号再定时的流程图。它包括S110锁存每一路的数据，并产生每一路的写地址和公共的读地址；S120由系统时钟产生若干时隙，所述时隙分为用于将每路数据串行写入RAM的写时隙及将所有路的数据并行读出的读时隙；S130在每一写时隙到来时，将所述写时隙对应路锁存的数据写入RAM(随机存储器)中；
S140在读时隙到来时，将所有路的数据并行读出在上述方法中，每一路输入信号在寄存器中锁存由系统时钟将每路锁存的一比特数据写入RAM中，并且将所有路的数据并行从RAM中读出，实现各路同步的功能。
以下是例子来具体说明多路信号再定时的流程。
需要进行再定时的信号路的总路数为8，其路数编号分别为1、2、3...8，系统产生9个时隙，并且将序号为1-8的时隙分配给写时隙分别对应1-8路输入信号，序号为9的时隙为读时隙，系统时钟检测到各时钟沿变化时动态分配相应时隙序号。
在本实施中所采用RAM的宽度为8bit(请参阅图7)。每一列是一路的信号数据。第一列是第一路数据，第二列是第二路数据...以此类推。
一个写时隙到来时，需要将该时隙对应路锁存的数据写入RAM中。
当写时隙发生变化时，只需将该路锁存的数据写入该路写地址对应的RAM存储单元中。在每路信号时钟沿变化时修改该路写地址通常是将该写地址+1。当该写地址接近或远离读地址时可以将该写地址重新设置新地址。
当进行写操作时，可以采用以下步骤，将该写时隙对应路锁存的数据写入RAM中先读出RAM中该路写地址对应的数据，再将所述数据存入RAM中该路写地址对应的存储单元中的相应BIT位。当该路信号时钟沿变化时修改该路的写地址通常是将该写地址+1。当该写地址接近或远离读地址时，可以将该写地址重新设置新地址。需要指出的是在一写时隙过程中，正在将该路数据写入RAM某一存储地址中相应BIT位时，RAM中其他路数的比特数据应该保持不变，也就是说，每个时隙只修改该时隙对应路信号的数据。
在读时隙到来时，读取读地址对应存储单元开始的8个比特数据，在读时钟沿发生变化时修改读地址，通常是将该读地址+1。
每一路的存储写地址、读地址可以存储在可编程逻辑器件的寄存器中。
对整个可编程逻辑器件来说，读写是同时进行的，RAM的读写地址有一个起始距离，通常为RAM深度的一半。由于写时钟与读时钟不同时钟源，频率上也有抖动，所以随着时间不断增长，读写地址或是会越来越近，或是会越来越远，直至达到两者距离小到零或是距离大到RAM深度的大小，此时系统会强制把读写置新值，以防止地址冲突，于是就产生了滑码。为了减少单位时间内滑码次数，或是增大滑码间隔时间可以加大RAM深度，但是RAM深度变大以后会导致滞后时间增大。既要保证滑码间隔的时间不能太小，又要保证滞后时间不能太大，因而RAM深度的选择就是滑码时间与延迟矛盾的一个折中。按照国家标准，E1信号再定时的存储时间至少要125us+18us(其中，125us是存储时间，18us是滞后时间)，可根据具体的设计做出选择。由于国家标准很宽泛，只要存储时间大于125us，滞后时间大于18us就可以。也就是说存储深度大于256BIT，即E1信号的一帧，就可以；由于我们设计时采取读写地址距离为深度一半，所以滞后BIT最少为128BIT，即滞后时间最少是62.5us。因此，该设计的这两个指标都是符合了国家标准的。在这种条件下，发明人的设计提供了1024bit，768bit，512bit，256bit四种深度选择，用户可以通过寄存器自行选择。根据经验，通常而言，深度不大于2048bit。由于每路都有一个单独的写地址，在强制拉开读写地址距离的时候，采用写地址更新，而读地址不变的设计，可保证任何一路的滑码不会影响到其他路数据。
对于整个再定时系统而言，相对以前的设计，只使用了一个RAM，而传输路数没有减少。这样节省了FPGA资源，可以使用小容量芯片代替大容量芯片，从而降低了系统成本。
以上公开仅为本发明的几个具体实施例，并本发明并非局限于此，任何本领域的技术人员能思之的变化都应落在本发明的保护范围内。
权利要求
1.一种实现多路信号再定时的方法，其特征在于，包括(1)锁存每一路的数据，并产生每一路的写地址和公共的读地址；(2)由系统时钟产生若干时隙，所述时隙分为用于将每路数据串行写入RAM的写时隙及将所有路的数据并行读出的读时隙；(3)在每一写时隙到来时，将所述写时隙对应路锁存的数据写入RAM(随机存储器)中；(4)在读时隙到来时，将所有路的数据并行读出。
2.如权利要求1所述的实现多路信号再定时的方法，其特征在于，步骤(1)之前还包括将所述系统时钟的频率设置为大于M×低速信号频率×(路数+1)，M为RAM读数据、改写数据、写入数据所需周期数之和；将RAM的宽度设置为N个低速信号的路数。
3.如权利要求1或2所述的实现多路信号再定时的方法，其特征在于，步骤(3)将所述写时隙对应路锁存的数据写入RAM中，具体为先读出该路写地址对应的RAM存储单元中的数据，再将该路锁存的数据置入该路对应BIT特位，并将其他路的BIT位数据原样存回，一起写入该路写地址对应的RAM存储单元中。
4.如权利要求1或2所述的实现多路信号再定时的方法，其特征在于，步骤(3)将所述写时隙对应路锁存的数据写入RAM中具体为先将该路锁存的数据写入RAM中该路写地址对应的存储单元，然后修改该路的写地址。
5.如权利要求3或4所述的实现多路信号再定时的方法，其特征在于，所述修改该路的写地址包括将写地址加一或加X，所述X为缓存器深度一半。
6.如权利要求1或2所述的实现多路信号再定时的方法，其特征在于，步骤(4)具体为在读时隙到来时，读取读地址对应的存储单元的N个数据，然后修改所述读地址，所述N为信号路数，所述修改读地址包括将读地址加一。
7.一种实现多路信号再定时的装置，其特征在于，包括包含RAM(随机存储器)的可编程逻辑器件和高频时钟源，其中高频时钟源连接可编程逻辑器件，用以给RAM提供系统时钟；可编程逻辑器件接收每一路输入信号及每一路对应的输入时钟和系统时钟，用以在每个系统时钟周期内将每路数据串行写入RAM，以及每路数据在统一的时钟控制下并行输出。
8.如权利要求7所述的多路信号再定时的装置，其特征在于，所述RAM的宽度等于低速信号路数，所述深度可根据系统允许最大、最小缓存时间选取。
9.如权利要求8所述的多路信号再定时的装置，其特征在于，所述RAM的深度为1024BIT、768BIT、512BIT和256BIT中的其中之一。
10.如权利要求7所述的多路信号再定时的装置，其特征在于，所述可编程逻辑器件进一步包括RAM、时隙分配单元、锁存单元和控制子单元，其中时隙分配单元由系统时钟产生若干时隙，所述时隙又分为用于将每路数据串行写入RAM的写时隙及将所有路的数据并行读出的读时隙，并且每个写时钟和读时钟都会触发时隙分配；锁存单元锁存每一路的数据；控制子单元在每一写时隙到来时，将所述写时隙对应路锁存的数据写入RAM(随机存储器)中；在读时隙到来时，所有路的数据并行读出。
全文摘要
本发明公开了一种实现多路信号再定时的方法，特别是用于实现多路E1、T1或其它低速信号的再定时。其核心在于利用一个高速时钟源产生一个高频率的时钟信号作为系统时钟，由系统时钟产生若干时隙，每个时隙包含若干个系统时钟周期，在不同的时隙内将预先采样到的每一路低速信号数据分别存入RAM中，并在某一时隙将所有路的数据并行读出，由此实现了各路同步处理的功能。在本发明中，可以将RAM的宽度设置为N，即低速信号的路数，这样，RAM的每一行中保存的是N个低速信号每个周期内写入的数据，而RAM的每一列则为某路低速信号顺序写入的信号序列；读出RAM中一行的数据即为并行读出N路低速信号的一比特数据，从而实现了多路异步信号的同步处理。
文档编号H03M9/00GK1841978SQ20051006302
公开日2006年10月4日 申请日期2005年4月1日 优先权日2005年4月1日
发明者黄浩, 邓莉 申请人:大唐电信科技股份有限公司