专利名称：双环路频率综合器和粗调环路的调谐方法
技术领域：
本发明涉及一种频率综合器和一种频率调谐方法，尤其涉及一种基于锁相环的双环路频率综合器和一种用于双环路频率综合器粗调环路的调谐方法。
背景技术：
频率综合器是用于产生稳定、高精度的一系列频率的装置。常见的频率综合器有两种基于锁相环(PLL)的频率综合器和直接数字频率综合器。其中，基于锁相环的频率综合器具有低成本和高性能的优点，尤其适用于高频综合，已经广泛应用于高速数字系统、数字移动通讯设备和高精度控制系统中来产生准确频率的时钟信号和高频载波信号。
如图1所示，为典型基于锁相环的频率综合器的结构示意图。典型的基于锁相环的频率综合器结构包括分频器(Div)、鉴相鉴频器(PFD)、电荷泵(CP)、环路滤波器(LF)和压控振荡器(VCO)。其中，PFD用于比较两个信号——参考频率和VCO的输出频率——之间的频率和相位，然后输出标志频率大小和相位差的一定宽度的脉冲信号；该脉冲信号经过电荷泵后转换为电流信号，然后由LF进行低通滤波，将脉冲信号转换为平滑的电压信号；该电压信号控制VCO使其输出相应的频率信号，此频率信号同时也是整个锁相环的输出频率；Div用于将VCO的输出频率分频后再输入给PFD进行比较，从而实现负反馈的环路。整个环路处于稳定工作状态时，VCO的输出频率是参考频率和Div分频值N的乘积，且其相位和参考频率的相位相对应，通过调整分频值N的大小，可以调整VCO输出频率的大小。
在上述基于锁相环的频率综合器中，如果分频值N为固定的整数，则称该频率综合器为整数频率综合器；如果再加入控制分频器分频值N的电路，可以实现小数分频。小数分频技术通过动态改变分频值，同时保持平均的分频值为某个预定的小数来实现“小数”。
上述的频率综合器中有两个最重要的指标输出信号的噪声和环路锁定时间。其中，噪声特性标志输出频率的频谱纯度，通常用相噪声或抖动表征；而锁定时间标志锁相环的目标频率发生变化时，系统从不稳定到稳定所需要的时间。整个系统的噪声虽然表现在VCO的输出频率上，但它是各模块噪声的综合表现，所以需要使用LF进行低通滤波，以抑制噪声进入最后的输出信号中。而且滤波器的带宽影响输出频率中残留噪声的多少。理论上带宽越小输出频率的噪声也越小，但带宽太小会带来环路锁定方面的问题。理论分析表明，环路带宽越小，则需要的锁定时间也就越长，也越难抵抗来自电路的噪声和来自外界的各种干扰。所以要得到合理的噪声和锁定时间必须在两者之间作折中。
为了解决噪声和锁定时间之间的矛盾，在典型的基于单环路频率综合器的基础上发展出一类双环路频率综合器。双环路频率综合器一般包括粗调和细调两个环路，粗调环路进行快速搜索，细调环路进行精确锁定并有效抑制环路噪声。
如图2所示，为文献“A 900-MHz 2.5-mA CMOS Frequency Synthesizer with anAutomatic SC Tuning Loop”(Tsung-Hsien Lin & William J.Kaiser，IEEE Journal ofSolid-state Circuits，vol.36，NO.3，2001，pp.424-431)中提出的一种双环路频率综合器的结构。图中，上半部分的环路为主环路，即细调环路，和传统的小数分频结构相似，包含鉴相器2(PD2)、电荷泵2(CP2)、环路滤波器2(LF2)、压控振荡器(VCO)和分频器；下半部分的环路为粗调环路，不仅包括鉴相器1(PD1)、电荷泵1(CP1)、环路滤波器1(LF1)和另一个分频器，而且还包括两个比较器和相应的组合逻辑(ComparisonLogic)、3位的计数值可增减的计数器(up/down 3b-counter)和3位的开关电容阵列(图中未给出)。上述双环路频率综合器的工作过程如下首先通过粗调环路逐步地调整3位控制开关电容的数字信号使3位的开关电容阵列工作在所需的范围，然后进入类似单环路结构的锁定过程。该结构通过使用双环路，使细调环路的调节范围大大减小，但是该结构的粗调部分结构过于复杂，而且通过增加/减少的方式调整开关电容阵列的电容速度太慢。
发明专利ZL02125270(公开号CN1169299C)提出了另一种具有数字粗调谐环路的锁相环频率综合器，其结构如图3所示，包括鉴相器、环路滤波器、压控振荡器和连接在鉴相器输入端及压控振荡器输出端的N分频器。其特征在于，还包括由该压控振荡器、N分频器和连接在压控振荡器输入端和N分频器输出端的数字粗调谐模块构成的粗调谐环路。
如图4所示，为上述具有数字粗调谐环路的锁相环频率综合器中的粗调谐环路的实现结构图。其中，数字粗调谐模块至少包括可编程计数器、脉冲吞吐计数器、频率比较模块和粗调谐控制模块。上述的频率综合器正常开始工作时，首先启动粗调谐环路，将VCO输出的频率N分频后的信号(Fdiv)频率同参考信号(Fref)频率相比较，根据比较结果，数字粗调谐模块通过改变数字控制字实现频率调整。
上述的具有数字粗调谐环路的锁相环频率综合器虽然在一定程度上实现了利用数字电路对环路中的频率进行粗调谐后再进行细调谐，从而提高了频率综合器的工作效率，但其仍然需要先将VCO输出的频率N分频后，再用输入的晶振信号对分频后的信号计数。这时的比较精度由晶振的频率决定，晶振频率越高比较精度才越高。为了比较Fdiv和Fref并保证很高的精度，需要用很高的频率对N分频后的信号Fdiv进行计数，该频率越高计数的精度就越高。但当输出频率比较高时(如1GHz)，常用的晶振无法满足需要。
综上，现有的双环路频率综合器结构复杂，且难以达到更高的精度或更大的应用范围，因此，研究如何实现通过更加简洁的结构实现更高的精度，以利于芯片的集成，适应产业化的需求，是非常有意义的。
发明内容
针对上述问题，本发明的目的在于提供一种新型的双环路频率综合器，其结构如图5所示，包括粗调和细调两个环路。所述的粗调环路包括依次连接的计数比较器(CC)、逐次逼近寄存器(SAR)和压控振荡器(VCO)，且CC的输入端和VCO的输出端相连。其中，CC至少包括一个简单的计数器和判定计数值与预设值大小关系的判定单元，而SAR用于控制整个粗调过程并对各控制位进行调整。VCO包含由SAR输出的数字信号控制的开关电容阵列，在粗调环路的调谐过程中，通过数字信号的变化可以调节VCO的输出频率。
所述的细调环路包括依次连接的分频器(Div)、鉴相鉴频器(PFD)、电荷泵(CP)、环路滤波器(LF)和VCO，且Div的输入端和VCO的输出端相连，所述的VCO为两个环路共用。上述部件共同组成了基于锁相环的频率综合器，但由于加入了一个粗调环路，细调环路中某些部件可能与一遍的锁相环频率综合器。例如，在本发明的一最佳实施例中，计数比较器的部分功能和分频器相似，可以合并成一个模块，从而实现电路的更高集成度。
本发明的另一个目的在于提供一种用于双环路频率综合器粗调环路的调谐方法，使用逐次逼近的方式，通过数字控制信号改变VCO的输出频率，迅速缩小目标频率的搜索范围，整个粗调过程只需要几个参考周期，具体由粗调控制位的位数决定。
上述粗调环路的频率搜索方式类似二分查找的方法，首先将控制信号对应的二进制数置为全0或全1，使VCO频率处于最大值或最小值；然后试探性改变最高控制位，并查看改变该位后的频率与目标频率的大小关系，根据这一大小关系判断最高位设置是否正确并修正该试探性设置。其中判定并修正预设值的原理在于预设最高位相当于将VCO输出频率调整到当前的输出频率范围的中间值，查看该中间频率值与目标频率的大小，这样可以知道目标频率在两段中的哪一段；当最高位设置完成后进入下一位设置，即按照最高位的设置方法，改变次高位控制信号，然后查看并修正次高位；依次逐位从高位到低位设置粗调控制位，逐次缩小频率搜索范围，直到所有控制位设置都完成。通过以上的逐次比较步骤，数字控制信号逐位设置，从而通过控制VCO中的开关电容阵列而调节其输出频率达到接近目标频率的一定精度范围内，迅速实现了粗调环路的频率搜索和锁定范围。
在粗调环路的调谐基础上，断开粗调环路，保持粗调控制信号不变，开启细调环路，就可以进行锁相环的频率精确锁定。
以3位控制信号为例说明本发明上述粗调环路的调谐过程假定粗调时VCO的调节范围是最小频率Fa至最大频率Fb，且Fa对应的控制信号为000，Fb对应的控制信号为111；目标频率是Ft，处于控制信号011至100对应的VCO输出频率之间，则粗调过程将在3个频率周期内分3步完成如下第一步开始时，SAR将控制信号第一位试探性置1，其他位为0，即粗调控制信号为100，此时VCO的输出频率为F1，计数比较器用F1对参考频率的脉冲计数，并给出F1与M×Ft(预设频率倍数M与目标频率Ft乘积)的比较结果，假定比较结果是VCO输出频率大于M×Ft，则SAR根据这一比较结果将最高为设置为0，第一步结束；第二步开始时，SAR保持第一位和第三位的设置不变，将第二位试探性地设置为1，即控制位为010，输出频率为F2，此时按照第一步的方法查看F2与M×Ft的大小关系，假定得到F2＜M×Ft，就说明第二位设置为1是正确的，第二步结束；第三步开始，SAR保持第一位和第二位的设置不变，将第三位试探性地设置为1，即控制位为011，输出频率为F3。此时按照第一步的方法查看F3与M×Ft的大小关系，假定得到F2＜M×Ft，这说明第三位设置为1是正确的，第三步结束；至此，粗调过程结束，各控制位的设置不变，VCO的输出频率已经很接近目标频率了。此时，断开粗调环路，开启细调环路，则细调环路也能够很快进入锁定状态。
本发明的技术效果在于首先，本发明直接用VCO的输出频率对细调环路的参考频率计数，因为这里的参考频率是被计数的对象，所以参考频率越低，脉冲就越宽，计数精度也就约高，这刚好和发明专利ZL02125270(公开号CN1169299C)中的情况相反，这也是本发明得以用于高频的原因所在。因此可以很方便的从细调环路的参考频率(如20MHz)上经过简单的分频(如4分频)得到粗调环路的参考频率(如5MHz)，不需要额外的参考信号源。
其次，由于计数本身存在非同步产生的误差，而非同步误差只会在计数开始和计数结束时才会出现，所以这里计数的最大误差为两个VCO周期；由于VCO频率较高，所以该方式本身就具有很高的精度。最后，计数器和N分频器可以公用一个高速分频器，因为粗调和细调环路不会同时工作，而且它们都需要对VCO输出频率进行计数。这里只需要在原来的分频器中加入复位控制功能和少量控制元件，简单的分频电路和频率大小判定电路即可实现计数比较器的功能。这一点在射频频率综合器中显得尤为重要，因为高速分频器是很耗电流的，而且芯片面积也很大。方法结构简单，而且精度足够高，完全适用于射频段频率综合。
最后，本发明中的粗调环路可以很方便的增加控制位，不仅大大缩短锁定时间，而且使得可变电容的变化范围也可以大大缩小，从而缩小VCO的增益。理论和实验都证明，减小VCO的增益可以有效抑制VCO控制电压上引入噪声。因此本发明在减小锁定时间，简化粗调电路的同时，还提高了输出信号的噪声性能。
图1是典型的基于锁相环的频率综合器的结构示意图；图2是现有技术1的频率综合器的结构示意图；图3是现有技术2的具有数字粗调谐环路的锁相环频率综合器的结构示意图；图4是图3中的粗调谐环路的实现结构图；图5是本发明的双环路频率综合器的结构示意图；图6为本发明最佳实施例的结构示意图；图7为本发明最佳实施例中压控振荡器的结构示意图；图8为本发明最佳实施例中环路滤波器的电路图；图9为本发明最佳实施例模拟结果的数字粗调过程中粗调控制信号的波形图；图10为本发明最佳实施例模拟结果的整个环路(包括粗调)中VCO细调控制电压信号的波形图；图11为对比实施例的VCO控制电压波形图。
具体实施例方式
以下结合附图，通过优选的最佳实施例进一步描述本发明，但不构成对本发明的限制。
根据本发明的目的，双环路频率综合器的一最佳实施例如图6所示，包括计数比较器(CC)、逐次逼近寄存器(SAR)、压控振荡器(VCO)、分频器(Div)、鉴相鉴频器(PFD)、电荷泵(CP)、环路滤波器(LF)。以上部件共同组成了双频率综合器的粗调和细调两个环路，其中，VCO为两个环路所共用，包含由数字信号控制的电容阵列。粗调环路还包括CC和SAR，所述的CC用于比较VCO输出频率与参考频率之间的关系，SAR用于控制整个粗调过程并对各控制位进行调整。细调环路还包括Div、PFD、CP、LF，所述的Div用于将VCO输出频率进行N分频，PFD用于比较参考频率Frf与N分频后的VCO频率之间的频率和相位关系并产生相应的脉冲信号，CP用于将PFD产生的脉冲信号转换为电流信号，LF用于将电流信号积分并低通滤波得到控制VCO的平稳的电压信号，其中，除VCO和LF外，这些部件的功能要求及结构与一般的锁相环结构中的相应单元基本一致。
图7所示为本实施例中VCO的结构示意图，其中，电流源I1和两个交叉耦合的NMOS管M1和M2构成负阻单元，而LC振荡模块由两个电感L1、L2和两个对称的可变电容D1、D2以及一组由开关控制的电容形成的电容阵列C01至C42组成。其中的可变电容D1和D2由连续变化的控制电压Vtune控制，电容阵列由加在开关上电压的S(0)至S(4)共5位数字信号控制。电容阵列中各组电容值之间成等比数列，比例系数为2，保证电容阵列与可变电容配合可以实现连续的电容变化。
图8所示为本实施例中环路滤波器(LF)的结构示意图。LF采用了三阶结构，图中信号state经过反向器后控制PMOS管M0。当state＝1时(即粗调过程中)，M0将Vtune输出信号Vtune稳定在偏置电压Vbias，细调环路不工作；当state＝0时(即细调过程中)，M0关闭，Vtune由环路确定，即环路细调过程不受影响。环路滤波器输出Vtune用于控制VCO的可变电容。
依据本发明，本实施例的计数比较器(CC)包含一个计数器加上少量的控制逻辑。它的工作原理如下每次参考频率的上升沿到来时计数器的计数值和计数结果被复位到0，然后由VCO输出频率控制计数，如果计数到M则记录下比较结果为1，如果计数不到M就有复位信号到来，则比较结果仍为0。在每次计数器被重置的时候，CC输出该一位比较结果的数字信号表示计数值与M的大小关系。如果比较结果为1，说明VCO频率大于M倍的参考频率，即Fvco×M＞Fref否则，我们认为Fvco×M＜Fref，当然这里存在一定的误差。因此CC实际上是一个通过计数完成频率倍数关系比较的比较器，其主体部分是一个计数器。
细调环路中的分频器(Div)也可以通过计数功能实现可变的整数分频比，因此CC和Div的工作原理非常相似，而且他们都对同一个VCO输出频率计数，所以CC和Div完全可以合并成一个功能模块，从而简化电路实现。本实施例为了减少叙述过程中的复杂性，并没有将他们合并。但本领域的技术人员应当理解，实际实现的时候，将CC和Div合并成一个功能模块仍然可以实现本发明的目的。
逐次逼近寄存器(SAR)是通过逐次试探确定各位数字信号的具有寄存功能的模块。它的基本工作原理如下先对最高位信号置1，其他信号置0，一个周期后查看比较结果(由计数比较器产生)。如果比较结果表明1太大，那么将最高位清零；否则最高位仍然置1。然后将次高位置1，并保持其他位不变，一个周期后查看比较结果，完成次高位的设置。依此类推，直到所有位都设置完。最后SAR保持各位的值不变，并给出设置完毕的信号。上述比较过程中的0和1可以互换。
根据本发明的另一个目的，上述双环路频率综合器粗调环路的调谐方法可以通过以下最佳实施例实现。
在本实施例中，设定VCO的调节范围是5-6GHz，目标频率是5.35GHz，SAR的控制信号为5位，设定5G赫兹的频率对应的控制信号为00000，6G赫兹对应的控制信号为11111，利用图6所示的双环路频率综合器来实现本实施例的调谐方法，则双环路频率综合器的粗调谐过程将在5个比较周期内完成第1个比较周期开始时，SAR将控制信号第一位试探性置0，其他位为1，即控制信号被设成01111，此时VCO的输出频率约为5.375766GHz(需要说明的是，因为VCO增益并非线性变化的，所以此处的VCO输出频率并不能通过比例计算出精确的输出频率来，这里给出的频率值都是本实施例中仿真得到的具体值，通过对这些值的比较可以帮助我们理解这个粗调过程)；第1个周期结束时，CC经过计数比较，得到比较结果5.375766G＞5.35G，因此第2个周期开始，控制信号的第1位被置0；同时第2位被试探性置0，即控制信号被设成00111，则VCO输出频率约为5.145065GHz；第2个周期结束时，CC经过计数比较，得到比较结果5.145065G＜5.35G，因此第3个周期开始，控制信号的第2位被置1；同时第3位被试探性置0，即控制信号被设成01011，VCO输出频率为5.267899GHz；第3个周期结束时，CC经过计数比较，得到比较结果5.267899G＜5.35G，因此第4个周期开始，控制信号的第3位被置1；同时第4位被试探性置0，即控制信号被设成01101，对应输出频率为5.3135245GHz；第4个周期结束时，CC经过计数比较，得到比较结果5.3135245G＜5.35G，因此第4个周期开始，控制信号的第4位被置1；同时第5位被试探性置0，即控制信号被设成01110，对应输出频率为5.365728GHz；第5个周期结束时，CC经过计数比较，得到比较结果5.365728G＞5.35G，控制信号的第5位被置0；此时粗调过程结束，SAR输出控制信号为01110，输出频率保持在5.365728GHz不变。
至此，粗调过程结束，转入锁相环评论综合器的细调过程。
如图9所示，显示了以上粗调过程中粗调控制信号的变化过程。
本实施例中的双环路频率综合器经过了cadence EDA工具的仿真验证。仿真过程中的频率综合器工作的过程如下(参见图6中各模块和信号)SAR收到reset信号，并输出state信号为1，表示粗调环路正在工作并屏蔽分频器的输出，粗调过程开始。SAR按照前述的工作原理从最高位开始逐次设置各位，由于SAR中各位分别控制VCO中电容阵列，且高位控制栅电容较大的MOS管，低位控制栅电容较小的MOS管，使VCO工作在不同的频率点，一个周期后计数比较器的比较结果告诉SAR当前设置位是否正确，SAR更正当前位，并设置下一位，直到所有位都设置完成。此时SAR输出state为0，表示粗调过程结束，分频器输出信号正常输入到PFD。
由于粗调开始时，分频器输出被屏蔽，因而PFD输出中up信号保持为1，dn信号保持为0，从而Vtune信号迅速上升到vdd附近，即细调环路稳定在该点上。粗调环路结束粗调后，细调环路进入正常的工作状态，此时SAR输出控制信号保持，使VCO输出频率在目标频率附近。
本实施例在仿真过程中，为了得到较好的相噪声，环路各参数也根据实际情况确定如下带宽BW＝100kHz，VCO增益Kvco＝20MHz/V，工作频率为5GHz～6GHz，两个参考频率相同且Fref＝10MHz，粗调环路工作过程中细调环路的偏置电压Vbias＝2.7V。
图10是N＝535时VCO控制电压Vtune的仿真结果可以看出图10中的波形图分为两部分。其中第一部分曲线从0上升到2.7V并保持，表示此时正处于粗调过程中，细调环路处于等待状态。第二部分Vtune为阻尼振荡曲线，从2.7V逐渐稳定到锁定控制电压，此过程为环路细调过程。从图中可以看出，粗调过程只占用了1us左右的时间，细调环路需要20us左右。但是粗调环路很快将频率从1GHz调节范围锁定到目标频率附近20M左右的频率点，大大减少了锁定时间。
对比实施例为了对比本发明及其实施例的锁定速度，本发明还提供了具有和本发明实施例相同频率输出范围，但没有使用本发明的粗调环路的对比实施例。其仿真结果如图11所示，显示了没有采用本发明的粗调环路及调谐方法时系统锁定过程中Vtune的波形图。其中带宽BW＝100kHz，参考频率Fref＝10MHz，N＝535保持不变，VCO增益Kvco＝872MHz/V，工作频率为5GHz～6GHz。从图中可以看出，系统需要20us左右的时间进入快速捕捉带，24us才初次到达最后的锁定电压点，然后在目的电压上下振荡，并在50us后慢慢锁定。相比之下，本实例中的双环路大大减少了锁定过程中环路进入快速捕捉带的速度，从而大大缩短了细调锁定需要的时间，因此本发明的效果非常明显。
权利要求
1.一种双环路频率综合器，包括粗调和细调两个环路，其特征在于，所述的粗调环路包括依次连接组成环路的计数比较器、逐次逼近寄存器和压控振荡器。
2.如权利要求1所述的双环路频率综合器，其特征在于，所述的细调环路包括依次连接组成环路的分频器、鉴相鉴频器、电荷泵、环路滤波器和压控振荡器，其中，所述的压控振荡器为两个环路共用。
3.如权利要求1所述的双环路频率综合器，其特征在于，所述的压控振荡器包含由所述的逐次逼近寄存器输出的数字信号控制的开关电容阵列。
4.如权利要求3所述的双环路频率综合器，其特征在于，所述的压控振荡器还包括电感和可变电容，与所述的开关电容阵列共同组成LC振荡模块；以及由交叉耦合的MOS管组成的负阻单元。
5.如权利要求1所述的双环路频率综合器，其特征在于，所述的计数比较器包括计数器和判定计数值与预设值大小关系的判定单元。
6.如权利要求1所述的双环路频率综合器，其特征在于，所述粗调环路中的计数比较器和所述细调环路中的分频器共用部分电路或者合并成一个模块。
7.一种双环路频率综合器粗调环路的调谐方法，其特征在于，包括如下步骤1)预设寄存器的数字控制信号，使压控振荡器输出对应的频率；2)计数器对一定参考周期内发生的所述频率的周期计数，并判定计数结果与其自身预设值的大小关系，确定所述频率信号与预设值对应的目标频率的大小关系；3)寄存器根据计数器输出的判定结果修正或重新设置相应的数字控制信号，改变压控振荡器的输出频率；4)重复步骤2)和3)，直至寄存器所有的数字控制信号位都设置完毕或达到最佳的数字控制值。
8.如权利要求7所述的双环路频率综合器粗调环路的调谐方法，其特征在于，通过设置在所述压控振荡器中的开关电容阵列中的开关，使压控振荡器输出对应的频率。
9.如权利要求7所述的双环路频率综合器粗调环路的调谐方法，其特征在于，采用逐次逼近的频率搜索方式，通过从高位到低位逐位设置数字控制信号使压控振荡器的输出频率搜索范围逐渐缩小。
全文摘要
一种双环路频率综合器和粗调环路的调谐方法。所述的双环路频率综合器包括粗调和细调两个环路粗调环路包括依次的计数比较器、逐次逼近寄存器和压控振荡器，细调环路包括依次连接的分频器、鉴相鉴频器、电荷泵、环路滤波器和压控振荡器，该压控振荡器为两个环路共用，包含由数字信号控制的开关电容阵列。所述的调谐方法包括步骤1)预设数字控制信号，使压控振荡器输出对应频率；2)对一定参考周期内发生的频率周期计数，并判定计数结果与其自身预设值的大小关系；3)根据判定结果修正或重新设置相应的数字控制信号，改变压控振荡器的输出频率；4)重复步骤2)和3)，直至所有的数字控制信号位都设置完毕或达到最佳的数字控制值。
文档编号H03L7/18GK1731681SQ20051008622
公开日2006年2月8日 申请日期2005年8月12日 优先权日2005年8月12日
发明者刘军华, 廖怀林, 张国艳, 黄如, 张兴 申请人:北京大学