专利名称：累加装置及其直接数字频率合成装置的数字电路单元的制作方法
技术领域：
本发明涉及直接数字频率合成技术，特别涉及可以应用于直接数字频率合成装置的累加装置及其直接数字频率合成装置的数字电路单元。
背景技术：
直接数字频率合成DDFS(Direct Digital Frequency Synthesis)一般简称为直接数字合成DDS(Direct Digital Synthesis)，是一种用于产生各种频率时钟的技术。
请参见图1，图1为现有技术中DDS装置的原理示意图。图1中的DDS装置包括相位累加电路101、相位至幅度转换电路102、数模转换电路(DAC)103、滤波/放大电路104等，接收相位增量M，输出正弦波或方波。所有数字电路的工作都需要有基准的参考时钟来控制其工作频率，具体接入何种频率的参考时钟是根据需要而定。如图1中，给相位累加电路101、相位至幅度转换电路102、数模转换电路(DAC)103接入了频率与相位增量M的输入频率fc相同的参考时钟，使其工作频率与相位增量M的输入频率相同。
DDS装置的大致原理如下对于一个正弦波信号用这样的函数来表示y＝sin(ω·t)，这是一个非线性函数，很难直接产生。为了得到一个正弦波信号，将函数y＝sin(x)进行数字量化，量化精度或误差大小取决于量化的位数(或称为比特数)。首先令x＝ω·t，这是一个线性函数，通过不断累加得到x的值。x经过相位至幅度转换电路，转换为y。下面进一步介绍如图1所示的DDS装置的工作原理。
请参见图2，图2为图1中相位累加电路101的原理示意图。首先，DDS使用了相位累加技术来得到相位x的值，即在每一个基准时钟周期中，都把一个相位增量M加到相位累加器的当前结果上，相位累加器的输出即为不断变化的相位数据x。DDS的输出频率可由相位增量M的变化来改变。图2中给出了一个4比特累加电路的例子，每次加的M为3。
随后的相位至幅度转换电路102将相位累加电路101的输出值x转换为正弦函数y＝sin(x)的幅度值。相位至幅度转换电路实现形式上包括只读存储器(ROMRead Only Memory)查表、多项式近似等。ROM查表方式是以x为地址，将以y为数据依次存入只读存储器，即把相位与幅度的正弦关系保存在ROM中，每次查表把累加电路的输出相位数据作为ROM的输入地址，输出该地址中的数据即为相应的幅度值。多项式近似方式是用一个多项式近似地等效正弦函数，即令y＝an·xn+an-1·xn-1+…+a0，其中an、an-1、……、a0取合适的值，以满足sinx≈an·xn+an-1·xn-1+…+a0，输入的相位数据经过计算，得到相应的幅度值。
相位至幅度转换电路102输出的是正弦波波形量化数据，这些数据经过数模转换电路103转换成实际的正弦波。由于波形数据是间断的取样数据，所以DDS输出的是一个阶梯正弦波形，一般经过低通滤波器将波形中所含的高次谐波滤除掉，输出即为连续的正弦波。正弦波还可以通过放大电路转换为方波。
如图1所示的DDS装置中，相位累加电路101和相位至幅度转换电路102属于DDS的数字电路部分，DAC电路103和后续的滤波/放大电路104等属于DDS的模拟电路部分。在一些数字系统中使用DDS时，可以用数字信号处理电路直接处理相位至幅度转换电路102输出的信号，从而省略DDS的模拟电路部分。本发明主要针对DDS系统的数字电路部分。
DDS的一个主要特点是输出的最高频率只能为参考时钟频率的1/2以下。因此有时为了得到所需频率的输出信号，相位累加电路、相位至幅度转换电路等都需要工作在比较高的频率即参考时钟频率。为了得到较高的正弦波量化精度，相位累加电路、相位至幅度转换电路等的比特数会很高。频率和位数如果过高，电路就必须采取一定的变化才能满足要求。例如，在0.18μm互补金属氧化物半导体(CMOSComplementary Metal-OxideSemiconductor)工艺中，两个32比特的数直接相加，一般只能工作在100多兆赫兹以下。如果位数再增加，或者频率再提高时，无法进行直接相加。
频率和位数过高时，现有技术中相位累加电路采用的一种结构请参见如图3所示的经典流水线结构，图3为现有技术中经典流水线相位累加装置示意图。图3中相位累加装置的基本原理是，把很多位数的累加拆分成多个较少位数的累加，即将N比特的累加电路拆分成N1比特累加器301、N2比特累加器302、......、Nk比特累加器303等，比特数满足N＝N1+N2+......+Nk。N比特的累加值M也相应地拆成N1比特的累加值M1、N2比特的累加值M2、......、Nk比特的累加值Mk。由于进位的关系，图3上方的高比特的累加要等到图3下方的低比特的累加结束后才能进行，因此电路中包含多个延时电路304，以使各比特位在时间上对齐。根据需要给图3中的每一个累加器和每一个延时电路均接入频率与相位增量M的输入频率fc相同的参考时钟，每个累加器在1/fc时间内完成一次累加，每个延时电路304在1/fc时间内进行一次延时，如图3所示的相位累加装置在1/fc时间内输出一路N比特的累加结果值。
参考时钟的频率过高时，对图1中的相位至幅度转换电路102也可以作降频调整，调整的方法是采用多个相位至幅度转换电路，实现相位至幅度转换功能。请参见图4，图4为现有技术中高速DDS装置的数字电路部分示意图。该数字电路部分包含相位累加电路401、分接电路402以及包含k个相位至幅度转换电路403的相位至幅度转换单元404。
图4中，相位累加电路401可以是图3所示的结构。相位至幅度转换电路被复制了k个，相位累加电路401输出的1路相位数据通过分接电路402分接(DEMUX)为k路相位数据后分别送给一个相位至幅度转换电路403处理。根据需要给图4中的相位累加电路401接入频率与相位增量M的输入频率fc相同的参考时钟，给每个相位至幅度转换电路403接入频率为fc/k的参考时钟，给分接电路402接入两个参考时钟，以便给接收相位数据的工作提供频率为fc的参考时钟，给输出相位数据的工作提供频率为fc/k的参考时钟。图4中，相位累加电路401在1/fc时间内输出一个累加结果值即相位数据，分接电路402在1/fc时间内接收一个相位数据，并在k/fc的时间内输出一组数据、一组数据包含k路相位数据。图4中，每个相位至幅度转换电路403在k/fc时间内输出一路幅度值，包含k个相位至幅度转换电路403的相位至幅度转换单元404在k/fc时间内输出一组数据、一组数据包含k路幅度值A1、...、Ak。至于分接电路402的作用，是把每隔fc时间传一组数据、每组数据有1个数，调整为每隔k/fc时间传一组数据、每组数据有k个数，前后的总数据量不变，只是传送频率变了。频率为fc/k的参考时钟，可以由频率为fc的参考时钟经过分频器分频得到，现有技术中有很多种分频器可以实现它。
由于累加电路和相位至幅度转换电路的结构和功能不同，对频率的要求也不相同。累加电路对最高工作频率有限制，而采用ROM形式的相位至幅度转换电路，通过选择合适的压缩算法，可以使ROM的工作频率高于累加电路的工作频率。而且采用多项式近似等效的方法的相位至幅度转换电路的工作频率也可以高于累加电路。因此，在累加电路工作频率较高时，可以对相位至幅度转换电路进行降频调整，也可以不进行降频调整。
如果相位至幅度转换电路采用图4所示的方式进行了降频调整，且其后需要连接DAC电路，则把k个相位至幅度转换电路输出的k路幅度值复接为1路幅度值后，再输出给DAC电路。如果相位至幅度转换电路之后是数字信号处理电路，则可以通过另一个分接电路或复接电路，把k路幅度值调整为数字信号处理电路要求的路数路幅度值，以方便数字信号处理电路进行处理。
现有技术主要有两个缺点。其一是累加电路仍然工作在高频率的参考时钟条件下，当比特数或频率进一步提高时，需要增加更多的累加器和延时电路，电路规模急剧增加，功耗也很容易变得无法承受。其二是累加电路的拆分越多，从输入到输出的延时越大，如图3中，数据每经过一个延时电路，就延后了一个参考时钟周期的时间。这两个缺点造成了累加的比特数和工作频率仍然受到限制。
发明内容
有鉴于此，本发明的主要目的在于提供一种累加装置，使电路的规模、功耗均可接受的条件下，实现高频高位数的相加。
本发明的第二个目的在于提供一种直接数字频率合成装置的数字电路单元，使电路的规模、功耗均可接受的条件下，在其中实现高频高位数的相加，输出直接数字频率合成装置的数字电路部分的输出值。
本发明的技术方案是这样实现的一种累加装置，包含累加器，该装置进一步包含增量倍数单元和加法单元；所述增量倍数单元，其接收外部输入的增量数据，对该增量数据进行系数为1～k的连续k个倍乘操作，产生1倍增量值～k倍增量值的k个倍数增量值，将k倍增量值输出给累加器，1倍增量值～k-1倍增量值输出给加法单元；累加器，其接收增量倍数单元输出的所述k倍增量值，每隔输入增量周期的倍数k倍时间，用该值进行一次累加，产生其累加结果值输出给加法单元，并作为一路相位数据输出；加法单元，其接收累加器输出的该累加结果值以及增量倍数单元输出的1倍增量值～k-1倍增量值，将累加结果值分别与1倍增量值～k-1倍增量值相加，产生k-1个和值，将k-1个和值作为k-1路相位数据输出；k为大于1的自然数。
所述的增量倍数单元包含k-1个乘法器和一个增量传输线；k-1个乘法器的系数分别为2～k；各个乘法器和增量传输线分别接收输入的增量；
系数为k的乘法器将增量与系数进行乘操作，产生k倍增量值，输出给累加器；系数小于等于k-1的各个乘法器将增量与系数进行乘操作后，分别产生2倍增量值～k-1倍增量值分别输出给加法单元；增量传输线直接将增量输出给加法单元。
所述的乘法器为工作频率为1/k倍于增量输入频率的乘法器，或工作频率与增量输入频率相同的乘法器。
所述的加法单元包含k-1个加法器，每隔输入增量周期的倍数k倍时间，每个加法器接收增量倍数单元中各个乘法器输出的2倍增量值～k-1倍增量值和增量传输线输出的倍数增量值中的一个倍数增量值，并从累加器接收累加结果值；将一个倍数增量值和一个累加结果值进行加操作，产生一个和值，作为一路相位数据输出；加法单元共产生k-1个和值，输出k-1路相位数据。
所述的加法器为工作频率为1/k倍于增量输入频率的加法器。
该装置进一步包含延时电路，该延时电路与累加器相连，每隔输入增量周期的倍数k倍时间，延时电路对累加器输出的相位数据进行延时输入增量周期的倍数k倍时间后，再输出。
所述的延时电路为工作频率为1/k倍于增量输入频率的延时电路。
一种直接数字频率合成装置中的数字电路单元，至少包括相位累加单元、相位至幅度转换单元，所述的相位累加单元为权利要求1所述的累加装置，其每隔输入增量周期的倍数k倍时间，输出k个相位数据给相位至幅度转换单元；相位至幅度转换单元将各个相位数据分别转换为幅度值输出。
所述相位累加装置的增量倍数单元包含k-1个乘法器和一个增量传输线；k-1个乘法器的系数分别为2～k；各个乘法器和增量传输线分别接收输入的增量；系数为k的乘法器将增量与系数进行乘操作，产生k倍增量值，输出给累加器；系数小于等于k-1的各个乘法器将增量与系数进行乘操作后，分别产生2倍增量值～k-1倍增量值分别输出给加法单元；增量传输线直接将相位增量输出给加法单元。
所述的乘法器为工作频率为1/k倍于相位增量输入频率的乘法器，或工作频率与增量输入频率相同的乘法器。
所述相位累加装置的加法单元包含k-1个加法器，每隔输入增量周期的倍数k倍时间，每个加法器接收增量倍数单元中各个乘法器输出的2倍增量值～k-1倍增量值和增量传输线输出的倍数增量值中的一个倍数增量值，并从累加器接收累加结果值；将一个倍数增量值和一个累加结果值进行加操作，产生一个和值，作为一路相位数据输出；加法单元共产生k-1个和值，输出k-1路相位数据。
所述的加法器为工作频率为1/k倍于相位增量输入频率的加法器。
所述的相位累加装置进一步包含延时电路，该延时电路与累加器相连，每隔输入增量周期的倍数k倍时间，延时电路对累加器输出的相位数据进行延时输入增量周期的倍数k倍时间后，再输出。
所述的延时电路为工作频率为1/k倍于相位增量输入频率的延时电路。
所述的相位至幅度转换单元包含k个相位至幅度转换电路，每个相位至幅度转换电路接收一路相位数据进行相位至幅度转换，输出一路幅度值，共输出k路幅度值。
所述的数字电路单元进一步包含设置在相位累加装置和相位至幅度转换单元之间的频率调整电路；所述的频率调整电路以相位累加装置的频率接收相位数据，以要求的频率输出调整后的相位数据给相位至幅度转换单元。
所述的频率调整电路为相位复接电路或相位分接电路；所述的相位至幅度转换单元包含复接或分接后相位数据路数个相位至幅度转换电路；每个相位转换电路接收一路相位数据进行相位至幅度转换，输出一路幅度值，共输出复接或分接后相位数据路数路幅度值。
所述的相位至幅度转换电路为采用查表方式实现转换的相位至幅度转换电路，或采用多项式近似方式实现转换的相位至幅度转换电路。
所述的数字电路单元进一步包含用于连接DAC电路的幅度复接电路；所述幅度复接电路与相位至幅度转换单元相连，从相位至幅度转换单元接收多路幅度值，并将其复接为一路幅度值输出给DAC电路。
所述的数字电路单元进一步包含用于连接数字信号处理电路的幅度复接电路或幅度分接电路；该幅度复接电路或幅度分接电路与相位至幅度转换单元相连，从相位至幅度转换单元接收多路幅度值，并将其复接或分接为数字信号处理电路要求的路数幅度值输出给数字信号处理电路。
由上述技术方案可见，本发明的累加装置，通过增量倍数单元、累加器和加法单元，实现在增量输入周期的k倍时间内，以增量数据的k倍值为累加值进行累加，再将累加结果值和0～(k-1)倍增量值分别相加，输出k路相位数据，因此，降低了累加电路的实际工作频率，解决了高频高位数相加时，累加电路的功耗与规模大，延时长等问题。本发明中的DDS装置的数字电路单元，利用上述的累加装置、可选的频率调整电路、以及相位至幅度转换单元，实现直接数字频率合成的数字电路部分。由于上述累加装置实现了高频高位数的相加，因此可以同时满足DDS对速度与位数的要求，既可以得到所需的输出频率，同时又可以提高精度。
图1为DDS装置的原理示意图；图2为图1中相位累加电路101的原理示意图；图3为现有技术中经典流水线相位累加装置示意图；图4为现有技术中高速DDS装置的数字电路部分示意图；图5为本发明实施例1中降频累加装置示意图；图6为本发明实施例2中高速DDS装置的数字电路部分示意图；图7为本发明实施例3中高速DDS装置的数字电路部分示意图；
图8为本发明实施例3中频率调整电路为复接电路时高速DDS装置的数字电路部分示意图；图9为本发明实施例3中频率调整电路为分接电路时高速DDS装置的数字电路部分示意图。
具体实施例方式
本发明为了降低电路实际工作的频率，提出了一种新的累加装置，并提出应用本发明中累加装置的一种用于直接数字合成装置的新的数字电路单元。
在DDS中应用的相位累加电路有一个特点，即相位增量M的变化频率远远低于累加电路工作所需的频率，也就是相位增量M的变化频率很慢。由于相位累加电路每次都累加同一个值M，把M累加k次后的结果可以等效为一次累加M×k的结果。因此，可以把每经过k次累加才得到的值，修改为每经过一次累加直接得到。本发明由此提出一种累加电路，其可以用于DDS进行相位累加，应用于DDS时其可称为降频相位累加电路。
以下参照附图并举实施例，对本发明进一步详细说明。
实施例1降频累加装置。
请参见图5，图5为本发明实施例1中降频累加装置示意图。图5所示的降频累加装置包含增量倍数单元501、累加器502、延时电路503、加法单元504。其中，增量倍数单元501包含k-1个乘法器和一个M传输线。k-1个乘法器的系数分别为2、3、4.....k，k为大于1的自然数。乘法器和M传输线分别接收输入的增量M。其中，系数小于等于k-1的乘法器将增量M与系数进行乘操作后，分别产生增量的倍数值M×2、M×3...、M×(K-1)分别输出给加法单元504。系数等于k的乘法器将增量M与系数进行乘操作后，产生增量的倍数值M×k，输出给累加器503。M传输线直接将增量M输出给加法单元504。
累加器502接收增量倍数单元501输出的M×k的值，对其进行累加，产生累加结果值，分别输出给延时电路503和加法单元503。
延时电路503接收累加器502输出的累加结果值，对其进行延时，延时时间为输入增量周期的倍数k倍时间，延时后的累加结果值作为一路相位数据输出。
加法单元503包含k-1个加法器，每一个加法器接收增量倍数单元501的输出值M、M×2、...、M×(K-1)中的一个值，和累加器502的累加结果值，对接收的两个值进行相加，将相加后的结果作为一路相位数据输出，加法单元503输出K-1路相位数据。
图5中，相位增量M的输入频率为fc时，给增量倍数单元501、累加器502、延时电路503、加法单元504接入频率为fc/k的参考时钟。实际应用中，可以通过在降频累加装置中，增加一个分频器(图5中未示出)对频率为fc的参考时钟进行分频来获得频率为fc/k的参考时钟；当然，也可以直接给降频累加装置引入一个频率为fc/k的参考时钟。
增量倍数单元501在k/fc时间内产生M×2、...、M×(K-1)、M×k的值，累加器502在k/fc时间内进行一次累加，延时电路503在k/fc时间内进行一次延时，加法单元503中的每一个加法器在k/fc时间内进行一次相加。
图5所示的累加装置每隔 时间输出一次结果，每次输出同时会得到k路相位数据P1、P2、......、Pk，其关系为P2＝P1+M，P3＝P1+(M×2)，......，Pk＝P1+[M×(k-1)]。
图5中k为大于1的自然数。实际应用时，K值可以根据降频需要来设置，比如现进行位数为32比特、输入频率fc为600MHz的增量M的累加，但以现有技术进行32比特的相加其工作频率不能大于200MHz，则图5中的fc/k不能大于200MHz，可以取fc/k＝200MHz，由fc＝600MHz，可得k＝3，因此本例中图5中的k取3，k为3时累加器502每次以M×3为累加值进行累加。
图5中，只要M不变，增量倍数单元501的输出结果也不会变，因此实际应用时，除了如图5所示给增量倍数单元501接入频率为fc/k的参考时钟之外，也可以给增量倍数单元501接入其他频率的参考时钟，比如接入频率为fc的参考时钟。当给增量倍数单元501接入频率为fc的参考时钟时，增量倍数单元501在1/fc时间内产生M×2、...、M×(K-1)、M×k的值。
图5中的增量倍数单元501，利用现有技术可以有很多种实现方法，只要其结果是得到M×2，...，M×(K-1)，M×k的乘积即可，图5中的k-1个乘法器只是其中的一例。
图5中包含了一延时电路503，实际应用时没有延时电路503，直接由累加器502输出一路相位数据，图5的累加装置也可以输出k路相位数据。没有延时电路503时，P1、P2、......、Pk的关系为P2＝P1+M-(M×K)，P3＝P1+(M×2)-(M×K)，......，Pk＝P1+[M×(k-1)]-(M×K)。
需要说明的是，图5中的累加装置不仅可以应用于对相位增量的累加，也可以应用于对非相位增量的累加，只要增量M的变化比较缓慢，均可适用该累加装置。
从下面的说明中可以看到图5装置与图3装置的延时与规模问题。
现在的通用的软件算法，使得同样工艺条件下，加法位数的减少与频率的提高不是同一比例。例如，假设某半导体工艺的性能满足在600MHz时可以一次性完成8bit加法，则300MHz时可完成的加法位数会远大于16，完成一个64bit加法则大概只需要200MHz(具体多少频率，与工艺和算法都有关)以下即可。因此，若采用如图3所示的经典流水线相位累加器，600MHz时的64bit加法就需要拆分为8级并行加法，即图3中的k为8，延时为8/600MHz，而采用如图5所示的累加装置，可降为200MHz进行64bit加法，即图5中的k为3，延时为3/600MHz(无延时电路时)或6/600MHz(有延时电路时)。
对于现有技术，由于时钟周期太短，为了能在一个周期内完成所需的功能，软件算法会产生较大规模的电路。如果时钟周期比较长，则同样功能的电路的规模会明显小一些。另外，对于一种比较常见的DDS实现要求中，相位至幅度转换电路所接收的相位数据的比特数比累加器中的比特数少。比较常见的数据是累加器中的相位是32比特或者48比特，而只有其中的十几比特数据送给相位至幅度转换电路。此时，图5中的电路模块为32比特(或48比特)累加、k-1个十几比特的加法，由此图5中的电路规模在实际应用中可以进一步降低。
实施例2累加装置的输出直接输入到相位至幅度转换电路的高速DDS装置的数字电路部分。
请参见图6，图6为本发明实施例2中高速DDS装置的数字电路部分示意图，其包含降频相位累加电路601和相位至幅度转换单元602。降频相位累加电路601如图5所示累加装置，接收频率为fc的相位增量M，每k/fc的时间输出一组k路相位数据P1、P2、...、Pk。
相位至幅度转换单元602包含k个相位至幅度转换电路603，每一个相位至幅度转换电路603接收降频累加电路601的k路输出相位数据P1、P2、...、Pk中的一个，在k/fc时间内对其进行转换。该相位至幅度转换单元602每隔k/fc时间输出一次k路幅度值A1、A2、...、Ak。图6中相位至幅度转换单元602可以采用现有技术图4中的相位至幅度转换单元404。相位至幅度转换单元中的相位至幅度转换电路可以为采用查表方式实现相位至幅度转换的相位至幅度转换电路，也可以为采用多项式近似方式实现相位至幅度转换的相位至幅度转换电路。
与现有技术相同，如果图6中的相位至幅度转换单元603输出了多路幅度值，而其后需要连接DAC电路，则在相位至幅度转换单元603和DAC电路之间接一个幅度复接电路，幅度复接电路与相位至幅度转换单元603相连，将从相位至幅度转换单元603接收的k路幅度值复接为1路幅度值后，再输出给DAC电路。如果图6中的相位至幅度转换单元603之后是数字信号处理电路，则可以在相位至幅度转换单元603和数字信号处理电路之间接一个幅度复接电路或幅度分接电路，幅度复接电路或幅度分接电路将从相位至幅度转换单元603接收的k路幅度值复接或分接为数字信号处理电路要求的路数路幅度值，再输出给数字信号处理电路处理。
实施例3包含频率调整电路的高速DDS装置的数字电路部分。
请参见图7，图7为本发明实施例3中高速DDS装置的数字电路部分示意图，其包含降频相位累加电路701、频率调整电路702、相位至幅度转换单元703。降频相位累加电路701如图5所示的累加装置，接收频率为fc的相位增量M，每k/fc的时间输出一组k路相位数据P1、P2、...、Pk。
频率调整电路702设置在降频相位累加电路701和相位至幅度转换单元703之间，接收降频相位累加电路701输出的一组k路相位数据，输出一组i路相位数据，分别送给一个相位至幅度转换电路704处理，i为不等于k的自然数。频率调整电路702接入了两个参考时钟，分别用于接收从降频相位累加电路701输入的相位数据和输出调整后的相位数据。给频率调整电路702接入的用于输入数据的参考时钟的频率与给降频相位累加电路701接入的参考时钟的频率相同，其频率为fc/k；给频率调整电路702接入的用于输出调整后相位数据的参考时钟的频率，根据输出的频率要求为fc/i。频率为fc/i的参考时钟可以从外部直接接入，也可以通过在频率调整电路702或在DDS系统中增加分频器对频率为fc的参考时钟进行i分频获得。
频率调整电路702在k/fc时间内接收降频累加电路701输出的一组k路相位数据P1、P2、...、Pk，并在每i/fc的时间输出一组i路相位数据P1、P2、...、Pi。频率调整电路702的作用在于，把每隔k/fc时间传一组数据、每组数据有k个数，调整为每隔i/fc时间传一组数据、每组数据有i个数。频率调整电路前后的总数据量不变，只是传送频率变化了。
相位至幅度转换单元703包含i个相位至幅度转换电路704，每一个相位至幅度转换电路704接收频率调整电路702的i路输出相位数据P1、P2、...、Pi，在i/fc时间内对其进行转换。该相位至幅度转换单元703每隔i/fc时间输出一组i路幅度值A1、A2、...、Ai。图7中频率调整电路702可以采用现有技术的复接(MUX)电路或分接电路实现。图7中相位至幅度转换单元703也可以采用现有技术图4中的相位至幅度转换单元404来实现。
请参见图8，图8为本发明实施例3中频率调整电路为复接(MUX)电路时高速DDS装置的数字电路部分示意图。图8中的复接电路可以把k路累加结果值复接为i路相位数据，i可以为k/2、k/3、...、k/k等。本实施例适合于i＜k的情况。
图9为本发明实施例3中频率调整电路为分接电路时高速DDS装置的数字电路部分示意图。图9中的分接电路可以把k路累加结果值分接为i路相位数据，i可以为2×k、3×k等。本实施例适合于i＞k的情况。
图8中的复接电路和图9中的分接电路都有多种常见结构，但不管采用哪种结构，都不影响本专利技术方案的实现。
与现有技术相同，如果图7、图8、图9中的相位至幅度转换单元输出了多路幅度值，而其后需要连接DAC电路，则在相位至幅度转换单元和DAC电路之间接一个幅度复接电路，幅度复接电路与相位至幅度转换单元相连，将从相位至幅度转换单元接收的i路幅度值复接为1路幅度值后，再输出给DAC电路。如果图7、图8、图9中的相位至幅度转换单元之后是数字信号处理电路，则可以在相位至幅度转换单元和数字信号处理电路之间接一个幅度复接电路或幅度分接电路，幅度复接电路或幅度分接电路将从相位至幅度转换单元接收的i路幅度值复接或分接为数字信号处理电路要求的路数路幅度值，再输出给数字信号处理电路处理。
本发明提供的累加装置，通过把多次累加、每次输出一路值的串行工作方式，修改为一次操作输出多路值的并行工作方式，达到电路实际工作频率降低，但仍满足频率降低前电路对功能和性能的要求。本发明提供的DDS装置的数字电路部分，采用本发明的累加装置作为相位累加装置，实现了电路实际工作频率降低，但仍达到与不降频工作等效的功能和性能。
权利要求
1.一种累加装置，包含累加器，其特征在于，该装置进一步包含增量倍数单元和加法单元；所述增量倍数单元，其接收外部输入的增量数据，对该增量数据进行系数为1～k的连续k个倍乘操作，产生1倍增量值～k倍增量值的k个倍数增量值，将k倍增量值输出给累加器，1倍增量值～k-1倍增量值输出给加法单元；累加器，其接收增量倍数单元输出的所述k倍增量值，每隔输入增量周期的倍数k倍时间，用该值进行一次累加，产生其累加结果值输出给加法单元，并作为一路相位数据输出；加法单元，其接收累加器输出的该累加结果值以及增量倍数单元输出的1倍增量值～k-1倍增量值，将累加结果值分别与1倍增量值～k-1倍增量值相加，产生k-1个和值，将k-1个和值作为k-1路相位数据输出；k为大于1的自然数。
2.根据权利要求1所述的累加装置，其特征在于所述的增量倍数单元包含k-1个乘法器和一个增量传输线；k-1个乘法器的系数分别为2～k；各个乘法器和增量传输线分别接收输入的增量；系数为k的乘法器将增量与系数进行乘操作，产生k倍增量值，输出给累加器；系数小于等于k-1的各个乘法器将增量与系数进行乘操作后，分别产生2倍增量值～k-1倍增量值分别输出给加法单元；增量传输线直接将增量输出给加法单元。
3.根据权利要求2所述的累加装置，其特征在于所述的乘法器为工作频率为1/k倍于增量输入频率的乘法器，或工作频率与增量输入频率相同的乘法器。
4.根据权利要求2所述的累加装置，其特征在于所述的加法单元包含k-1个加法器，每隔输入增量周期的倍数k倍时间，每个加法器接收增量倍数单元中各个乘法器输出的2倍增量值～k-1倍增量值和增量传输线输出的倍数增量值中的一个倍数增量值，并从累加器接收累加结果值；将一个倍数增量值和一个累加结果值进行加操作，产生一个和值，作为一路相位数据输出；加法单元共产生k-1个和值，输出k-1路相位数据。
5.根据权利要求4所述的累加装置，其特征在于所述的加法器为工作频率为1/k倍于增量输入频率的加法器。
6.根据权利要求1至5中任一权利要求所述的累加装置，其特征在于该装置进一步包含延时电路，该延时电路与累加器相连，每隔输入增量周期的倍数k倍时间，延时电路对累加器输出的相位数据进行延时输入增量周期的倍数k倍时间后，再输出。
7.根据权利要求6所述的累加装置，其特征在于所述的延时电路为工作频率为1/k倍于增量输入频率的延时电路。
8.一种直接数字频率合成装置中的数字电路单元，至少包括相位累加单元、相位至幅度转换单元，其特征在于所述的相位累加单元为权利要求1所述的累加装置，其每隔输入增量周期的倍数k倍时间，输出k个相位数据给相位至幅度转换单元；相位至幅度转换单元将各个相位数据分别转换为幅度值输出。
9.如权利要求8所述的数字电路单元，其特征在于所述相位累加装置的增量倍数单元包含k-1个乘法器和一个增量传输线；k-1个乘法器的系数分别为2～k；各个乘法器和增量传输线分别接收输入的增量；系数为k的乘法器将增量与系数进行乘操作，产生k倍增量值，输出给累加器；系数小于等于k-1的各个乘法器将增量与系数进行乘操作后，分别产生2倍增量值～k-1倍增量值分别输出给加法单元；增量传输线直接将相位增量输出给加法单元。
10.根据权利要求9所述的数字电路单元，其特征在于所述的乘法器为工作频率为1/k倍于相位增量输入频率的乘法器，或工作频率与增量输入频率相同的乘法器。
11.根据权利要求9所述的数字电路单元，其特征在于所述相位累加装置的加法单元包含k-1个加法器，每隔输入增量周期的倍数k倍时间，每个加法器接收增量倍数单元中各个乘法器输出的2倍增量值～k-1倍增量值和增量传输线输出的倍数增量值中的一个倍数增量值，并从累加器接收累加结果值；将一个倍数增量值和一个累加结果值进行加操作，产生一个和值，作为一路相位数据输出；加法单元共产生k-1个和值，输出k-1路相位数据。
12.根据权利要求11所述的数字电路单元，其特征在于所述的加法器为工作频率为1/k倍于相位增量输入频率的加法器。
13.根据权利要求8至12中任一权利要求所述的数字电路单元，其特征在于所述的相位累加装置进一步包含延时电路，该延时电路与累加器相连，每隔输入增量周期的倍数k倍时间，延时电路对累加器输出的相位数据进行延时输入增量周期的倍数k倍时间后，再输出。
14.根据权利要求13所述的数字电路单元，其特征在于所述的延时电路为工作频率为1/k倍于相位增量输入频率的延时电路。
15.根据权利要求8所述的数字电路单元，其特征在于所述的相位至幅度转换单元包含k个相位至幅度转换电路，每个相位至幅度转换电路接收一路相位数据进行相位至幅度转换，输出一路幅度值，共输出k路幅度值。
16.根据权利要求8所述的数字电路单元，其特征在于所述的数字电路单元进一步包含设置在相位累加装置和相位至幅度转换单元之间的频率调整电路；所述的频率调整电路以相位累加装置的频率接收相位数据，以要求的频率输出调整后的相位数据给相位至幅度转换单元。
17.根据权利要求16所述的数字电路单元，其特征在于所述的频率调整电路为相位复接电路或相位分接电路；所述的相位至幅度转换单元包含复接或分接后相位数据路数个相位至幅度转换电路；每个相位转换电路接收一路相位数据进行相位至幅度转换，输出一路幅度值，共输出复接或分接后相位数据路数路幅度值。
18.根据权利要求15或17所述的数字电路单元，其特征在于所述的相位至幅度转换电路为采用查表方式实现转换的相位至幅度转换电路，或采用多项式近似方式实现转换的相位至幅度转换电路。
19.根据权利要求8或16所述的数字电路单元，其特征在于所述的数字电路单元进一步包含用于连接DAC电路的幅度复接电路；所述幅度复接电路与相位至幅度转换单元相连，从相位至幅度转换单元接收多路幅度值，并将其复接为一路幅度值输出给DAC电路。
20.根据权利要求8或16所述的数字电路单元，其特征在于所述的数字电路单元进一步包含用于连接数字信号处理电路的幅度复接电路或幅度分接电路；该幅度复接电路或幅度分接电路与相位至幅度转换单元相连，从相位至幅度转换单元接收多路幅度值，并将其复接或分接为数字信号处理电路要求的路数幅度值输出给数字信号处理电路。
全文摘要
本发明公开了一种累加装置，包含增量倍数单元，其接收外部输入的增量数据，产生1～k倍增量值的k个倍数增量值；累加器，其接收增量倍数单元输出的所述k倍增量值，产生其累加结果值输出给加法单元，并作为一路相位数据输出；加法单元，其接收累加器输出的该累加结果值以及增量倍数单元输出的1～k－1倍增量值，将累加结果值分别与1～k－1倍增量值相加，产生k－1个和值，将k－1个和值作为k－1路相位数据输出；k为大于1的自然数。本发明还公开了一种直接数字频率合成装置的数字电路单元，其使用上述累加装置进行相位累加。应用本发明能使电路实际工作的频率降低，同时使电路功能和性能达到原工作频率电路对功能和性能的要求。
文档编号H03B28/00GK1852023SQ200510088700
公开日2006年10月25日 申请日期2005年8月1日 优先权日2005年8月1日
发明者李波, 赵猛, 罗琨, 汤艺 申请人:华为技术有限公司