专利名称：数字忙闲度校正器及其方法
技术领域：
本发明总体上涉及电子设备，尤其涉及调节信号的忙闲度(dutycycle)。
背景技术：
各种系统以及电路都要求控制时钟信号的忙闲度。例如，某些基于处理器的系统要求时钟信号具有50％的忙闲度。对于在关键时序边沿上的精确控制而言，50％的忙闲度是必需的。然而，由于失真和扭曲的影响，时钟信号也许会有比50％高或者低很多的不期望的忙闲度。其他系统采用脉冲宽度调制，并且要求生成具有变化的忙闲度的数字信号。因此，具有操纵数字信号的忙闲度的能力是十分重要的。另外，在没有较长延迟时期的情况下迅速地生成期望的忙闲度有时也是十分重要的。
延迟锁定环(DLL)以及锁相环(PLL)是用于实现期望时钟信号的两种技术。DLL可用于通过延迟其中一个信号直到两个时钟信号的相位对准，来使同样频率的两个时钟信号同步。相位检测器用来确定一个时钟信号的适当延迟，并且延迟元件延迟所述时钟信号，直到两个信号同相或者被锁定为止。就像名称暗示的那样，所述DLL只锁定相位，而忙闲度不一定被锁定，在处理变化的情况下尤其如此。因此，所需要的是一种在不必依赖于DLL或者PLL的情况下用于调节时钟信号的忙闲度的低等待时间的电路和方法。
发明内容
本发明通过提供用于生成具有所期望的忙闲度的数字信号的电路和方法来解决上述问题。
本发明的一个实施例是一种忙闲度校正电路，其具有第一输入端，用于接收具有第一电压电平的第一输入信号，所述第一电压电平在逻辑1状态和逻辑0状态之间交替。所述忙闲度校正电路还具有第一输出信号，其在逻辑1状态和逻辑0状态之间交替。所述忙闲度校正电路测量第一输出信号的忙闲度。所述忙闲度校正电路具有用于延迟第一输入信号以便产生延迟信号的延迟电路。在第一输入信号中的相应变换之后的一个延迟时间，所述延迟信号在逻辑1状态和逻辑0状态之间变换。所述忙闲度校正电路具有用于产生输出电压电平的组合电路，所述输出电压电平具有基本上与第一输入端的上升沿同时出现的第一边沿。第一输出信号具有响应于延迟信号的上升沿而出现的第二边沿变换。
前文已经相当宽泛地略述了本发明的特征和技术优点，以便更好地理解随后对本发明的详细描述。将在随后的描述中描述本发明的其它特征和优点。
为了更完全地理解本发明及其优点，参照如下描述和附图，其中图1是根据本发明一个实施例执行的方法的流程图；图2是根据本发明一个实施例执行的方法的流程图；图3是本发明的一个实施例的电路图；图4是示出了在图3的电路的各个节点处的电压电平的图表；图5是示出了在图3的计数元件操作期间在各个节点处的电压电平的图表；图6是根据本发明一个实施例的用于延迟时钟信号的示例性电路的电路图；图7(a)是根据本发明一个实施例的用于实现图6的3X和1X反相器的电路图；图7(b)是在图7(a)中示出的电路的各个节点处的电压电平的图表；
图8是图7(a)中示出的电路在多个时钟周期上在各个节点处的电压电平的图表；以及图9是根据本发明一个实施例的用于延迟时钟信号的示例性电路的电路图。
具体实施例方式
在随后的描述中，为了提供对本发明的彻底理解，提出了许多细节，诸如具体电路元件、门等等。然而，对于本领域技术人员来说显然可以在没有这种具体细节的情况下或者使用用于实现相同功能的可替代硬件或软件来实施本发明。在其他情况下，诸如有限状态机之类的众所周知的电路以框图的形式示出，以便不会因不必要的细节而模糊本发明。此外，涉及时序事项等的某些细节可以省略，这是由于这种细节不是彻底理解本发明所必需的，并且它们在本领域普通技术人员的技术范围内。
现在参考附图，其中所描绘的元件不一定是按比例示出的，并且其中相同或相似的元件在多个视图中均由相同的参考标记来表示。
图1举例说明了用于实施本发明的一个实施例的用项目100表示的方法。所述方法开始于步骤102。在步骤104，电路的输出信号被采样以便估计其忙闲度。所述输出可以是具有在表示逻辑1状态和逻辑0状态的电压电平之间交替的电压电平的数字信号。在步骤106，计算输出信号的忙闲度。通过采样输出信号，并且与在逻辑0状态花费的输出时间的百分比相比确定在逻辑1状态花费的输出时间的百分比，来计算所述忙闲度。在步骤108，确定所述忙闲度是否在容许值范围之内。例如，可以确定输出是否在50％(期待值)的2％(容许值)的范围之内。如果所述忙闲度在所述容许值范围之内，那么所述处理循环返回至步骤104以便进一步采样。如果所述忙闲度不在所述容许值范围内，那么所述处理连续至步骤110，以便确定所述忙闲度是否过高。例如，如果所述忙闲度被测量为60％，并且期望的忙闲度是50％，那么步骤110将确定所述忙闲度过高。如果所述忙闲度被确定为过高，那么所述处理转到步骤114。在本发明的一个实施例中，减少延迟输入信号中的延迟将会使输出信号中的忙闲度变小。延迟输入信号中的减少的延迟将会使输出信号的下降沿很快发生，由此导致输出信号的忙闲度变小。反之，如果输出信号的忙闲度过低，那么在步骤112，在用于调节输出信号的忙闲度的延迟的输入信号中增加延迟。因此，在步骤112或者114中增大或者减少延迟的输入信号中的延迟，会影响输出信号的忙闲度。
图2是根据本发明一个实施例执行的方法200的流程图。图3中示出的电路300适于执行方法200中的步骤。步骤204、206、208、210和212涉及采样输出信号以便确定其忙闲度。输出信号可以是具有在逻辑1状态和逻辑0状态之间交替的电压电平的二进制信号。在步骤206，确定是否存在输出信号的上升沿。如果上升沿被检测到，那么在步骤204，变量“UP”被加1，并且处理前进到步骤208。在步骤208，确定输出信号的反码是否具有上升沿。如果输出信号的反码具有上升沿，那么在步骤210，变量“DWN”被加1。接下来，在步骤212，计数器变量“COUNT”被加1，并且在步骤214，通过比较COUNT与变量“X”来确定采样时间是否结束。选择X的值来提供统计学上有意义的采样数，以便准确地估计输出信号的忙闲度。如果COUNT不大于或等于X，则所述处理循环返回到步骤206以便进一步采样输出信号。如果在步骤214，COUNT大于或等于X，那么在步骤216，通过从UP变量的值中减掉DWN变量的值来确定忙闲度是否在被显示为变量“Y”的阈值范围之内。如果所述忙闲度在所述阈值范围之内，那么所述处理循环返回至步骤206以便进一步采样。然而，如果忙闲度不在阈值Y范围内，那么在步骤218，确定忙闲度是否过高。如果所述忙闲度过高，那么在步骤222，从延迟信号的延迟减去值“Z”。如果所述忙闲度过低，那么在步骤220，延迟信号的延迟被增加Z以便增大输出信号的忙闲度。在调节延迟信号的延迟以便在输出信号中生成期望的忙闲度之后，所述处理循环返回到步骤206以便进一步采样。
图3举例说明了被显示为忙闲度校正电路300的本发明的实施例。项目302、304、306、308、310和312可用来把输出端332的忙闲度确定为根据反馈336测量的结果，其中反馈336经由节点346耦合至输出端332。输出端332是电路300的输出端，并且需要进行忙闲度校正的输入信号在输入端316被显示为x(t)。为了估计输出端332的忙闲度，在输入端302的上升沿，D型触发器304把反馈336的逻辑状态传送至UP计数器306。诸如304、328和322之类的D型触发器可以是任意这种设备，其具有输出端(显示为Q、Q1和Q2)，用于在时钟输入端的上升沿跟踪D输入端(数据输入端)，在D型触发器中时钟输入端通常用“＞”示出。输入端302具有在逻辑1状态和逻辑0状态之间交替的电压电平。在输入端302的上升沿，D型触发器304把反馈336上的值传送至UP计数器306。同时，D型触发器304把反馈336上的值的反码传送至DWN计数器310。如图3所示，UP计数器306和DWN计数器310是正相边沿触发设备，其每当它们的输入端具有上升沿变换时加1。有限状态机314基于由UP计数器306和DWN计数器310提供的计数值来确定输出端332处的忙闲度。有限状态机314可以由本领域普通技术人员设计来基于UP和DWN计数器值估计输出端332处的忙闲度，并且计算实现输出端332处的期望忙闲度所需要的延迟。有限状态机314把延迟信号经由线路318发送至延迟元件320。延迟元件320从线路318接收延迟信号，延迟从节点348接收的输入信号，并且在线路354上输出延迟的信号。
从输入端316，所述时钟信号x(t)经由节点348耦合至D型触发器328的时钟输入端350。在输入端316的上升沿上，D型触发器328把输出端330从干线电压338锁存为逻辑1状态。每当输入端316具有上升沿时，D型触发器328把逻辑1状态从干线电压338传送到输出端330。类似地，输入端316的延迟版本在线路354上被传送到D型触发器322的输入端352。用于延迟输入端316上的信号的延迟值由有限状态机314确定，并且经由线路318传送到延迟元件320。对于线路354上的延迟输入信号的每个上升沿来说，D型触发器322把逻辑1状态从干线340传送到输出端324。当输出端330和输出端324的电平均为逻辑1状态时，“与”(AND)门334在节点326输出逻辑1状态，并且重置D型触发器328和D型触发器322这两者。当D型触发器328重置时，所述输出端330的电压改变为逻辑0状态。同样，在节点326上的逻辑1状态上，D型触发器322重置并且在输出端324输出逻辑0状态。
图4示出了输入端316、延迟的输入354、节点326、输出端330和输出端324随时间改变的一系列电压值。波形416示出了输入端316(图3)的电压电平。线402和406表示当输入端316(图3)上存在上升沿时的时间点，其使得D型触发器328把输出端330从干线338锁定为逻辑1状态。波形454表示线路354(图3)上的线电压，其是来自于延迟元件320的输出。除了波形440的对应部分在波形416的对应部分之后存在延迟时段之外，波形454和波形416是相同的。因此，时间402和时间404之间的时段等于由延迟元件(图3)产生的延迟值。波形426表示在节点326处的AND门334(图3)的输出的电压电平。波形430表示来自于D型触发器328(图3)的输出336。同样，波形424表示来自于D型触发器322的输出324。
图4中显示为线402的时间点表示当D型触发器328上的输入端350处存在上升沿时的瞬间(或者短时间段)。在这种上升沿上，输出330从干线338被锁存为逻辑1状态。如图4所示，临到时间402，只有至AND门334的一个输入端是逻辑1状态。在时间402，表示馈送到D型触发器322的输入端352的延迟输入信号的波形454处于逻辑0状态。当波形454在时间404具有上升沿时，输出324从线路354锁存到逻辑1状态。因此，在时间404，AND门334的两个输入端都是逻辑1状态，并且节点326处的电压从逻辑0状态变换为逻辑1状态，由此使D型触发器328和322重置。节点326的电压在图4中被显示为信号426。在D型触发器328和322的这种重置时，输出端330和324上的电压电平被驱动为逻辑0状态，如信号430和424(图4)所示。因此，由于输出端324和330上的逻辑0状态使AND门334的输出迅速地输出逻辑0状态，并且重置条件不再存在，所以电路300在节点326处产生一个短脉冲。类似地，输出端324的电压被重置为逻辑0状态，并且保持那种状态至少到波形440上的下一上升沿为止。在时间406出现的波形416的下一个上升沿上，输出端330变为逻辑1状态，如波形430所示。在时间408，当波形440具有下一个上升沿时，AND门334再次具有1的输出，由此重置D型触发器328和322。
图4中的波形430表示输出端332处的电压电平，其具有与D型触发器328的输出端相同的电压。概括地说，图4示出了输出端332具有与输入端316(显示为波形416)的上升沿基本上同时出现的上升沿。输出端332的下降沿与线路354上的延迟信号(显示为波形454)的上升沿基本上同时出现。因此，输出端332具有对应于输入端316处的上升沿的上升沿，并且具有在线路354上的信号(显示为波形454)的上升沿之后出现延迟时段的下降沿。因此，采用电路300，输入端316(信号x(t))的忙闲度可以被测量，然后通过增大或者减少由延迟元件320产生的延迟来对其进行调节。因为输入端316的前沿以非常少的延迟在输出端332产生，并且在不必对信号执行延迟锁定环或者锁相环的情况下可以调节输出端332的忙闲度，所以这种电路是十分有益的。简而言之，输入x(t)的前沿通过D型触发器328作为输出端332，并且输出端332的下降沿被调节以便产生期望的忙闲度。
图5示出了用于采样输出信号以便估计输出端332处的忙闲度的时序图。波形502对应于D型触发器304的输入端302(图3)上的电压电平。如图3以及图5所示，波形502是具有用于确定何时对输出端332进行采样的上升沿的数字信号。波形536表示输出端332处的示例性信号的电压电平。在波形502的每一上升沿上，D型触发器304把值从波形536传送到UP计数器306(图3)。馈送到UP计数器的波形被显示为项目520(图5)。在时间506以及508，波形520被锁存为波形536的值，其在时间506以及时间508均为逻辑1状态。然而，在时间510处显示的波形502的第三上升沿上，波形536处于逻辑0状态，并且D型触发器304的Q输出356锁存为被显示为信号520的逻辑0状态。在输出358的Q的反码被显示为波形522，并且被输出到DWN计数器310(图3)。在时间510，波形522上的上升沿使得DWN计数器310(图3)被加1。波形520上的上升沿表示使UP计数器306(图3)增加的正沿。使用此电路结构，可以使用来自于UP和DWN计数器306和310的计数值来估计输出端332处的忙闲度。
图6是适用于延迟元件320(图3)的有代表性的电路的电路图。节点630具有由CLK的反码确定的具有由反相器632引起的一个门延迟的电压电平。节点628具有由CLK确定但是通过两个反相器634和636延迟的电压电平。波形830(图8)举例说明了在节点630处示例性信号的随时间而改变的电压。类似地，波形828(图8)举例说明了节点628的随时间而改变的相应电压电平。由于同节点630(图6)的路径比较起来，反相器634在节点628(图6)的路径中充当额外的延迟元件，所以信号830和828(图8)的对应部分之间的时差等于由反相器634(图6)引起的时间延迟。
如图6所示，反相器638可以是反相器640三倍大小的单个反相器。在可替代的实施例中，反相器638可以是并联的三个反相器，如图7(a)所示。反相器640(图6)可以通过PFET晶体管742和NFET晶体管750来实现，如图7(a)所示。
参照图7(b)，波形704举例说明了在节点604(图7(a))处由于将波形730应用到节点630(图7(a))和将波形728应用到节点628(图7(a))而产生的响应电压电平。同样，波形705举例说明了在节点604(图7(a))处由于将波形731应用到节点630(图7(a))和将波形729应用到节点628(图7(a))而产生的响应电压电平。图7(a)中示出的电路的功能在于实现输出604，同波形728(节点628处的电压)比较起来，其沿波形730(节点630处的电压)的方向被偏移了四分之一的时间段。波形730表示节点630上的上升沿。波形728表示节点628上的相应的上升沿。波形728具有在信号730的相应上升沿之后的门延迟的上升沿。虽然信号730和728两个都是逻辑0状态，但是节点604处的输出(显示为信号704)被驱动为逻辑1状态。然而，响应于信号730在时间740的上升沿，显示为项目734、736和738(图7(a))的PFET晶体管截止，而显示为项目708、710和712的NFET晶体管导通，并且开始将节点604拉向地电势(逻辑0状态)。在时间740，波形728处于逻辑0状态，这意味着PFET晶体管742仍导通，并且试图驱动输出604为逻辑1状态。因此，在时间740和时间744之间，因为反相器638把输出604拉向地电势，而反相器640把输出604拉向逻辑1状态，所以反相器638和640竞争驱动输出604。由于反相器638是较大型设备，所以输出604将被快速地拉到地电势，并且波形704(即，输出604)将被反相并且被偏移从波形730到波形728的路程的四分之一。显示为项目712的点表示图6中反相器644的阈值电压电平。
图7(b)中的波形731和729表示分别施加到输入端630和628的下降沿，以便实现显示为波形705的响应。波形729是在波形731中的相应下降沿之后出现延迟时段的下降沿。在时间746以前，波形731和波形729两个都处于逻辑1状态，这导致波形705中的逻辑0状态。在时间746，波形731暴跌为逻辑0状态。这对应于输入端630从逻辑1状态到逻辑0状态的变化。因此，NFET晶体管708、710和712截止，而PFET晶体管734、736和738导通，并且倾向于把节点604驱动为逻辑1状态。在时间746和时间748之间的时间段，三个PFET晶体管734、736和738把输出604拉至逻辑1状态，而NFET晶体管750试图把输出604拉至地电势(逻辑0状态)。与一个NFET晶体管750反方向拉动的三个PFET晶体管734、736和738使输出604处迅速上升为逻辑1状态，在图7(b)中显示为波形705。点732表示图6的反相器644的阈值电压。所述阈值电压732出现在时间746和时间748之间的时间段的四分之一左右。
图6和7(a)中示出的电路图被包括作为例子，而不是意在把权利要求的主题限制为特定的硬件实现方式。图6示出了用于实现两个波形之间的时间的四分之一的分解(resolution)的方案，然而，通过使用更多或更少的设备，可以实现更大或更小的分解。使用其他这种硬件方案，通过改变竞争将输出节点拉至逻辑1状态或者逻辑0状态的设备的比例，可以实现相移的任意分解。
图8举例说明了示例性的响应波形806，以便示出反相器638和640(图7(a))如何在多个时钟周期上响应节点630和628处的输入。类似编号的项目在图8和图7(b)中是对应的。波形830表示施加到节点630的电压，波形828表示施加到节点628的电压。波形806表示在节点604处由反相器638和640产生的电压输出。在时间740，节点630处的电压(显示为信号830)从逻辑0状态变换为逻辑1状态，并且因此，显示为反相器638的3X设备试图通过导通NFET晶体管708、710和712(图7(a))来把节点604拉至地电势。在时间740和时间744之间的随后时间段期间，反相器638把节点604拉至逻辑0状态，而反相器640进行竞争以便把节点604驱动为逻辑1状态。在时间744(图8)，波形828(节点638上的电压)变换为逻辑1状态，然后节点604由两个反相器638和640拉至逻辑1状态。当到达逻辑0状态时，当3X反相器(反相器638)在节点630上被馈送逻辑0状态时，节点604随后由反相器638和640保持在逻辑0状态直到时间746(图8)为止。接下来，在时间746和748之间的时段期间(图8)，显示为反相器638的3X设备把节点604拉到逻辑1状态，而所示出的1X设备(反相器640)把节点604拉到逻辑0状态。在时间748，波形830和828两个都处于逻辑0状态，因此反相器638以及反相器640把节点604拉到逻辑1状态。
如图8所示，项目808表示是显示为项目810的时间的三分之一左右的时间段。点812表示反相器644(图6)的阈值电压。因此，反相器644的阈值电压出现在从时间746到时间748的时间的四分之一处。以这种方式，通过使信号经过延迟并且使用改变大小的设备来竞争，可以将所述信号延迟期望的量，由此可以使信号的相位偏移。
图9是举例说明根据本发明实施例的用于获得延迟的示例性电路900的电路图。电路900可以作为延迟元件320用于电路300(图3)中。除电路900具有额外的延迟元件之外，电路900与电路600(图6)相似。
如上文参照节点628和630(图6)所解释的那样，节点968和970处的信号的对应元素之间的时差等于由额外的反相器(项目976)引起的时间延迟，所述额外的反相器(项目976)同节点968比较起来位于节点970的左侧。此外，相对于图6，图6的输出端(即，节点618、620、622、624、626)的信号具有一个反相器的延迟的0％、25％、50％、75％和100％的延迟。在电路600中的25％的延迟意味着信号被延迟了等于由一个反相器引起的延迟的25％的时间。与由电路600实现的这种延迟相同的延迟可以由电路900来实现。例如，节点920(图9)处的电压将被偏移由反相器976引起的延迟的25％。然而，为了实现225％的偏移，可以采用两个反相器952和954。这样在节点940处产生225％的延迟，其中所述225％的延迟等于由一个反相器引起的延迟的2.25倍。同样，在节点938，存在具有200％延迟的信号。这种延迟由反相器948和950引起，所述反相器948和950在节点918处把每个信号延迟100％。类似地，节点944处的信号将被延迟由一个反相器引起的延迟的275％。更进一步讲，节点946处的信号将被延迟300％，这是由于节点926处的信号被延迟100％，并且反相器964和966均产生100％的延迟。因此，使用诸如图9中所示出的电路，延迟元件的100％以上的延迟得以实现。
虽然已经详细描述了本发明及其优点，但是应该理解的是，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以做出各种改变、替换和修改。
权利要求
1.一种忙闲度校正电路，包括(a)第一输入电路，其中所述第一输入电路接收第一输入信号，所述第一输入信号在逻辑1状态和逻辑0状态之间交替；(b)第一输出电路，其中所述第一输出电路提供第一输出信号，所述第一输出信号在逻辑1状态和逻辑0状态之间交替；(c)测量电路，用于测量第一输入信号的忙闲度；(d)延迟电路，用于延迟第一输入信号以便产生延迟信号，其中所述延迟信号基本上在第一输入信号之后的一个延迟时段在逻辑1状态和逻辑0状态之间进行交替；以及(e)组合电路，用于产生第一输出信号，其中第一输出信号具有基本上与第一输入信号的上升沿同时出现的第一边沿，其中第一输出信号具有响应于延迟信号的上升沿而出现的第二边沿。
2.如权利要求1所述的忙闲度校正电路，其中所述测量电路包括(i)第一D型触发器，其中所述第一D型触发器包括第一数据输入端、第一时钟输入端、第二输出端以及第二输出反码端；(ii)第一计数器，其中所述第一计数器具有第一计数器输入端以及第一计数器输出端，其中所述第一计数器输入端被耦合至第二输出端；(iii)第二计数器，其中所述第二计数器具有第二计数器输入端以及第二计数器输出端，其中所述第二计数器输入端被耦合至第二输出反码端；以及(iii)有限状态机，其中所述有限状态机包括耦合至所述第一计数器输出端的第一有限机输入端，耦合至第二计数器输出端的第二有限机输入端，以及耦合至延迟电路的有限机输出端。
3.如权利要求2所述的忙闲度校正电路，其中所述延迟电路包括(i)用于延迟第一输入信号以便产生第一延迟输入信号的电路，其中第一输入信号被延迟第一时间段；(ii)用于把第一输入信号的反码延迟第二时间段以便产生第二延迟反码信号的电路，其中所述第一时间段大于第二时间段；(iii)第一反相器，包括耦合至用于延迟第一输入信号的反码的电路的第一反相器输入端，其中所述第一反相器具有耦合至反相器第一输出节点的第一反相器输出端，其中第一反相器具有第一反相器大小；(iv)第二反相器，包括耦合至用于延迟第一输入信号的电路的第二反相器输入端，其中所述第二反相器具有耦合至反相器第一输出节点的第二反相器输出端，其中第一反相器的大小大于第二反相器的大小；以及(v)第三反相器，包括耦合至第二反相器输出端的第三反相器输入端，其中所述第三反相器还包括用于给出所述延迟信号的第三反相器输出端。
4.如权利要求3所述的忙闲度校正电路，其中用于产生所述第一输出的组合电路包括(i)第二D型触发器，所述第二D型触发器包括耦合至AND门的第一输入端的第二D型触发器输出端；耦合至AND门的输出端的第二D型触发器重置端；耦合至所述第一输入端的第二D型触发器时钟输入端；以及耦合至具有逻辑1状态的电压电平的源的第二D型触发器数据输入端；以及(ii)第三D型触发器，所述第三D型触发器包括耦合至AND门的第二输入端的第三D型触发器输出端；耦合至AND门的输出端的第三D型触发器重置端；耦合至所述延迟信号的第三D型触发器时钟输入端；以及耦合至具有逻辑1状态的电压电平的源的第三D型触发器数据输入端。
5.如权利要求3所述的忙闲度校正电路，其中第一反相器包括多个并联配置的反相器。
6.如权利要求4所述的忙闲度校正电路，其中第一反相器包括第一数目的并联的反相器，其中所述第二反相器包括第二数目的并联的反相器，其中第一数目与第二数目的比例可以用来估计将被添加到时钟信号上的延迟，以便产生所述延迟信号。
7.如权利要求1所述的忙闲度校正电路，其中第一边沿是上升沿，而第二边沿是下降沿。
8.一种用于校正时钟信号的忙闲度的方法，所述方法包括以下步骤在输入节点处接收时钟信号，其中所述时钟信号包括多个时钟上升沿以及多个时钟下降沿；估计时钟信号的忙闲度；把时钟信号的上升沿传递至输出节点；通过把时钟信号延迟一时间段来产生延迟的时钟信号，其中所述延迟的时钟信号包括多个延迟的上升沿以及多个延迟的下降沿，其中多个延迟的上升沿的每一个基本上均在多个时钟上升沿的每一个之后的所述时间段出现，其中多个延迟的下降沿的每一个基本上均在多个时钟下降沿的每一个之后的所述时间段出现；以及响应于多个延迟的上升沿的每一个在所述输出节点处产生下降沿。
9.如权利要求8所述的方法，其中把时钟信号的上升沿传递至输出节点的步骤包括在时钟信号的上升沿之后的一个门延迟时在输出节点处产生上升沿。
10.如权利要求8所述的方法，其中估计时钟信号的忙闲度的步骤包括采样输出节点的电压电平以便估计输出节点处的忙闲度。
11.如权利要求9所述的方法，所述方法还包括步骤响应于输出节点处的忙闲度与期望的忙闲度的比较来估计所述时间段。
12.如权利要求8所述的方法，其中在输入节点处接收时钟信号的步骤包括接收来自于输出节点的反馈信号。
13.如权利要求10所述的方法，所述方法还包括步骤确定时钟信号的忙闲度是否在容许范围之内。
14.如权利要求13所述的方法，其中估计时钟信号的忙闲度的步骤通过当响应振动信号进行采样时每隔一定间隔采样时钟信号来进行。
15.如权利要求13所述的方法，其中估计时钟信号的忙闲度的步骤还包括将时钟信号是逻辑1状态的第一次数与时钟信号是逻辑0状态的第二次数进行比较。
16.一种用于调节数字信号的忙闲度的电路，所述电路包括输入端，其中所述输入端接收所述数字信号，其中所述数字信号在逻辑1状态和逻辑0状态之间交替；第一D型触发器，包括第一数据输入端、第一输出端、第一时钟输入端以及第一重置输入端，其中所述第一数据输入端被耦合至逻辑1电压源，其中所述第一时钟输入端被耦合至所述输入端；第二D型触发器，包括第二数据输入端、第二输出端、第二时钟输入端以及第二重置输入端，其中所述第二数据输入端被耦合至逻辑1电压源；AND门，包括第一AND输入端、第二AND输入端以及AND输出端，其中所述第一AND输入端被耦合至所述第一输出端，其中所述第二AND输入端被耦合至所述第二输出端，其中所述AND输出端被耦合至所述第一重置输入端以及所述第二重置输入端；第三D型触发器，包括第三D型触发器数据输入端、第三D型触发器第一输出端、第三D型触发器第二输出端以及第三D型触发器时钟输入端，其中所述第三D型触发器数据输入端被耦合至所述第一输出端，其中所述第三D型触发器时钟输入端被耦合至振荡信号，其中所述振荡信号在逻辑1状态和逻辑0状态之间周期性地交替；第一计数器，包括第一计数器输入端以及第一计数器输出端，其中所述第一计数器输入端被耦合至第三D型触发器第一输出端；第二计数器，包括第二计数器输入端以及第二计数器输出端，其中所述第一计数器输入端被耦合至第三D型触发器第二输出端；控制器，包括控制器第一输入端、控制器第二输入端以及控制器输出端，其中所述控制器第一输入端被耦合至第一计数器输出端，其中所述控制器第二输入端被耦合至所述第二计数器输出端，其中第一计数器把第一计数器信号发送至控制器，其中所述第二计数器把第二计数器信号发送至控制器，其中所述控制器基于第一计数器信号以及第二计数器信号计算输入信号的忙闲度，其中所述控制器将该忙闲度与期待值进行比较，以便计算延迟值；以及延迟器，包括延迟器第一输入端、延迟器第二输入端以及延迟器输出端，其中所述延迟器第一输入端被耦合至控制器输出端，其中所述延迟器第二输入端被耦合至所述输入端，其中所述延迟器输出端被耦合至所述第二时钟输入端，其中所述控制器把延迟值发送至延迟器，其中所述延迟器在延迟器输出端产生延迟的输出信号，其中在数字信号在逻辑1状态和逻辑0状态之间交替之后的一延迟值时，延迟的输出信号在逻辑1状态以及逻辑0状态之间交替。
17.如权利要求16所述的电路，其中所述第一计数器响应于在所述第一计数器输入端处的逻辑1状态而递增第一计数器值。
18.如权利要求17所述的电路，其中所述第二计数器响应于在所述第二计数器输入端处的逻辑1状态而递增第二计数器值。
全文摘要
公开了一种校正数字信号的忙闲度的电路和方法。测量输入的数字信号的忙闲度，并且将其与期望的忙闲度进行比较。输入的数字信号的前沿被传递至输出端。所述电路和方法调节在输出端处的下降沿以便实现期望的忙闲度。所述下降沿响应于输入的数字信号的延迟版本的上升沿而出现。
文档编号H03K5/14GK1773856SQ200510089470
公开日2006年5月17日 申请日期2005年8月15日 优先权日2004年11月12日
发明者加里·D.·卡彭特, 艾伦·J.·德雷克, 法迪·H.·格巴拉, 钱德勒·T.·麦克道尔, 黄·C·恩果 申请人:国际商业机器公司