专利名称：逻辑激活电路的制作方法
技术领域：
本发明涉及一种用于激活任何希望的逻辑电路的逻辑激活电路背景技术图1示出了根据现有技术的用于激活包含至少一个集成电源电压线的逻辑电路的逻辑激活电路。逻辑电路接收逻辑输入信号E，同时在输出线上发射经处理的逻辑信号A。根据现有技术的逻辑激活电路(如图1所示)通过使用电压馈送(voltage supply)开关设备或开关晶体管ST来激活逻辑电路，以便将有效的或变换的负电源电压线(VVSS)连接到负电源电路VSS。在导通开关晶体管ST之后，将正电源电压VDD和负电源电路VSS提供给逻辑电路，两个电源电位之间的电压差例如为1V。
使用串联连接的缓冲电路来驱动根据现有技术的常规逻辑激活电路中的开关晶体管ST。缓冲电路分别包括两个互补的MOSFEF P、N，其栅极端子相互连接，并且与在在前缓冲电路的输出节点相连。使用选择信号SEL来驱动第一缓冲电路。缓冲电路由正电源电压VDDBuffer和负电源电路VSSBuffer来供电。
在图1所示的实例中，逻辑高驱动信号SEL引起了在开关晶体管ST的控制节点S或栅极处的逻辑高电位。由于在开关晶体管ST的控制端S处的高电位，所以NMOS开关晶体管ST导通，从而将有效电压馈送线VVSS拉到了负电压电位VSS导致逻辑电路导通。作为选择，在逻辑电路的正电源电压VDD和有效正电源电压线VVDD之间提供开关晶体管ST。
根据现有技术(如图1所示)的逻辑激活电路的主要缺点在于当在开关晶体管ST的控制端S产生开关控制信号时，要经由在后一个缓冲电路中的PMOS晶体管(其导通)从电源电压电位VDD中取(draw)出电荷Q。这意味着要利用流入到控制端S的电荷Q来加载电源电压。特别是，如果逻辑电路位于移动终端中，则要使用电池为逻辑电路供电，这会严重地缩短移动电话的待机时间和操作时间。然而，由于电压馈送源VDD上的负荷在并非移动的设备中还存在缺点，所以要对电荷进行反转(reversing)，从电压馈送源产生能量，这会引起制热。特别是在大规模集成电路中，这可能带来了通常仅可以通过使用复杂的冷却设备来克服的主要问题。
在多种应用中，为了保存能量，使用逻辑激活电路来切断图1所示的逻辑电路。仅就相对长的断开时间来说，常规的逻辑激活电路(如图1所示)使用比相当于切断逻辑电路的能量更多的能量，也就是说假定切断逻辑电路所保存的能量要高于逻辑激活电路使用的能量。在多种情形中，由于逻辑激活电路使用的大量能量的原因，所以从切断逻辑电路开始的最少的切断时间也非常长。
日益增加的集成电路的小型化和最终增加的泄漏电流增加了功耗，从而降低了有效操作时间，同时增加了这种类型的集成逻辑电路的待机功率。在高性能的应用中，泄漏电流在总功耗中的比例已达到50％。尽管泄漏电流在移动低功率系统中的比例相当小，但就移动终端的长的服务寿命来讲，减少泄漏电流构成了一项重要的设计任务。
为了有效地减少在与逻辑电路相连的MOSFET晶体管中的亚阈值电流和栅极隧道电流二者，要适宜地在逻辑激活电路中使用开关晶体管ST，以便切断当前不需要的逻辑电路块。在切断逻辑电路之后逻辑电路中的泄漏电流不会立即轻微降低(dip)，而是接近于经过特定时间周期的特定的残留泄漏电流。通过指数式衰减针对良好的近似描述了该分布图(profile)。另一方面，驱动逻辑激活电路的操作需要额外的能量，该能量很大程度上需要用于对开关晶体管ST的栅极电容进行充电。这种栅极电容通常很高，这是由于与逻辑电路中提供的逻辑晶体管相比较，开关晶体管或切断式开关具有很宽的沟道宽度。将开关晶体管设计为具有很宽的沟道宽度，以便在激活状态中将逻辑电路的延迟降低保持为小，所述延迟降低是由开关晶体管的有限高导通电阻引起的。
鉴于上述原因，针对任何所希望的短的时间间隔来切断逻辑电路是不可能的。一方面，仅在确定的时间量之后建立最大的电位保存(potential saving)，即最小的残留泄漏电流，另一方面，在保存的能量显著地出现在外部之前，必须对用于驱动开关晶体管ST和用于驱动切断逻辑单元的能量进行补偿。
发明内容
因此，本发明的目的是提供一种用于接通或切断逻辑电路的逻辑激活电路，该逻辑激活电路使用最小的能量来接通或切断逻辑电路。
根据本发明，借助于具有权利要求1规定的特征的逻辑激活电路来实现其目的。
本发明提供了一种用于接通或切断具有至少一条电源电压线的逻辑电路的逻辑激活电路，所述逻辑激活电路具有(c)至少一个电压馈送开关设备，用于以取决于转换控制信号的方式将电源电压连接到逻辑电路的电压馈送线，所述转换控制信号被施加到电压馈送开关设备的控制端；并且具有(d)电荷均衡开关设备，用于在控制开关脉冲的持续时间中，以取决于控制开关脉冲的方式将所述逻辑电路的电源电压线连接到所述电压馈送开关设备的控制端，以使得电荷均衡在逻辑电路的电源电压线和电压馈送开关设备的控制端之间起作用，从而生成转换控制信号。
在根据本发明的逻辑激活电路的优选实施例中，规定了在控制开关脉冲结束之后，缓冲器电路保持所述转换控制信号的信号电平，以便维持所述电压馈送开关设备的开关状态。
在优选实施例中，缓冲器电路包括在缓冲器电路的输出节点处，串联连接在正电源电压和负电源电压之间的两个互补晶体管。
在优选实施例中，缓冲器电路的输出节点直接与电压馈送开关设备的控制端相连。
在优选实施例中，在缓冲器电路中的两个互补晶体管分别具有用于施加驱动信号的控制端。
在优选实施例中，规定了一种控制信号生成电路，其以取决于用于选择逻辑激活电路的外部选择信号的方式，来生成用于缓冲器电路中的晶体管的驱动信号和用于电荷均衡开关设备的控制开关脉冲。
在优选实施例中，在控制开关脉冲的持续时间中，借助于驱动信号将在缓冲器电路的输出节点处的输出阻抗变换为高阻抗。
在优选实施例中，电压馈送开关设备由MOSFET形成。
在优选实施例中，电荷均衡开关设备包括互补设计且并行相连的两个晶体管。
在优选实施例中，在电荷均衡开关设备中的晶体管是MOSFET。
在根据本发明的逻辑激活电路的优选实施例中，控制开关脉冲施加到在电荷均衡开关设备中的第一MOSFET的栅极，而被反转的控制开关脉冲施加到在电荷均衡开关设备中的第二MOSFET的栅极。
在根据本发明的逻辑激活电路的优选实施例中，电荷均衡开关设备包括碳毫微电子管。
在优选实施例中，当电压馈送开关设备导通时，控制开关脉冲的持续时间短于用于反转电源电压线的电荷的充电时间。
在优选实施例中，用于反转电源电压线的电荷的充电时间取决于电压馈送开关设备的有效导通电阻，以及逻辑电路的电源电压线的电容。
在优选实施例中，控制开关脉冲的持续时间大于用于反转电压馈送开关设备的控制端的电荷的充电时间。
在优选实施例中，用于反转控制端的电荷的充电时间取决于电荷均衡开关设备的有效导通电阻以及控制端的电容。
在优选实施例中，逻辑电路具有两个电源电压线。
在优选实施例中，逻辑电路和逻辑激活电路集成到一个芯片上。
本发明还提供了一种通过使用由电源电压线相连的电压馈送开关设备来接通或切断至少一个逻辑电路的方法，所述逻辑电路分别具有至少一个电源电压线，
在电压馈送开关设备的控制端，借助于电荷均衡来生成用于变换电压馈送开关设备的转换控制信号。
在根据本发明方法的优选实施例中，使用电荷均衡开关设备在电压馈送开关设备的控制端来影响电荷均衡。
在根据本发明方法的优选实施例中，通过用于导通电荷均衡开关设备的控制开关脉冲来驱动电荷均衡开关设备。
在这种情况下，优选地，通过使用被导通的电荷均衡开关设备在控制端来影响电荷均衡。
在第一实施例中，电荷均衡在逻辑电路的电源线和电压馈送开关设备的控制端之间起作用。
在第二可替换实施例中，电荷均衡在为串联连接的两个逻辑电路提供的两个电压馈送开关设备的两个控制端之间起作用。
为了解释本发明的必要技术特征，下面将参照附图来描述根据本发明的逻辑激活电路和根据本发明的方法的优选实施例。
图1示出了根据现有技术的逻辑激活电路；图2示出了根据本发明的逻辑激活电路；图3示出了根据本发明的逻辑激活电路的另一个实施例；图4示出了用于解释根据本发明的逻辑激活电路的操作方法的信号时序图；图5示出了根据本发明的逻辑激活电路的另一个实施例；图6示出了用于解释根据本发明的逻辑激活电路的操作方法的图形；图7示出了与根据现有技术的常规逻辑激活电路相比较，在根据本发明的逻辑激活电路中的能量平衡的图形；以及图8示出了根据本发明的逻辑激活电路的另一个实施例。
具体实施例方式
图2示出了根据本发明的逻辑激活电路1的第一实施例。逻辑激活电路1用于接通或切断包含至少一个电源电压线3的逻辑电路2。逻辑电路2经由输入线4接收逻辑输入信号并且处理所述输入信号。从逻辑电路2经由输出线5来发射被处理的输出信号，以便进一步处理。逻辑电路2具有用于提供正电源电压VDD的第一电源电压端6。
集成的电源电压线3用于连接负电源电压VSS。电源电压线3形成有效电源电压(virtual supply voltage)线(有效电力线)。在电源电压线3的第一分叉节点7处，电源电压线3经由线路8与逻辑激活电路1的端子9相连。端子9经由逻辑激活电路1中的电压馈送开关设备10与施加有负电源电压VSS的电源电压端11相连。在另一个分叉节点12处，在逻辑电路2中的有效电源电压线3经由线路13与逻辑激活电路1的另一个端子14相连。与端子14相连的是电荷均衡开关电路15，当该电路处于导通状态时，将端子14与控制节点或控制端16相连，以便驱动电压馈送开关设备10。电压馈送开关设备10以取决于施加给控制端16的开关控制信号的方式将负电源电压VSS连接到逻辑电路2中的有效电源电压线3。以取决于所施加的控制开关脉冲CR的方式，在控制开关脉冲的持续时间中，电荷均衡开关电路15将逻辑电路2中的有效电源电压线3连接到电压馈送开关设备10的控制端16。电荷均衡开关电路15经由控制线路17从控制信号生成器18接收控制开关脉冲CR，该控制信号生成器18优选地被集成到逻辑激活电路1中。
控制信号生成器18经由逻辑激活电路1的控制端19接收用于选择逻辑激活电路1的外部选择信号。只要控制信号生成器18接收选择信号SEL，就可能生成驱动信号(其经由至少一条控制信号线20被发射到缓冲器电路21，该缓冲器电路21被集成到逻辑激活电路1中)和用于电荷均衡开关电路15的控制开关脉冲CR。提供缓冲器电路21的目的在于当控制开关脉冲结束时，在控制端16重构和保持开关控制信号的信号电平，以使电压馈送开关设备10的开关状态在控制开关脉冲衰变之后得以保持。缓冲器电路21由正电源电压VDDLAS和负电源电压VSSLAS进行供电。结果，缓冲器电路21经由线路22与逻辑激活电路1的负电源电压端11a相连。另外，缓冲器电路21经由线路23与逻辑激活电路1的正电源电压端24相连。
图3示出了根据本发明的逻辑激活电路1的优选实施例，其中电压馈送开关设备10由NMOS晶体管形成，而电荷均衡开关电路15由传输门形成。
在这种情况下，电荷均衡开关电路15包括两个互补设计且并行连接的晶体管15a、15b，在所示出的实例中，第一MOSFET15a由NMOS晶体管形成，而第二MOSFET15b由PMOS晶体管形成。传输门15的NMOS晶体管15a经由控制线17从控制信号生成器18接收控制开关脉冲CR。传输门15的PMOS晶体管15b接收由倒相器25反转的控制开关脉冲。
在图3所示优选实施例中，缓冲器电路21包括两个互补设计的MOSFET晶体管，即PMOS晶体管21a和NMOS晶体管21b。缓冲器电路21中的这两个MOSFET晶体管在缓冲器电路21的输出节点26处串联连接。缓冲器电路21的输出节点26经由线路27与电压馈送开关设备10的控制端16相连。缓冲器电路21中的这两个互补晶体管21a、21b分别具有控制端28a、28b，该控制端28a、28b经由控制线20a、20b从控制信号生成器18接收驱动信号SEL2、SEL1。
下面将参照图4详细地说明本发明的逻辑激活电路1(如图2、3所示)的操作方法。
控制信号生成器18接收一个外部选择信号SEL，并且使用时间t0处的驱动信号SEL1的下降信号沿来去激活缓冲器电路21中的NMOS晶体管21b。在时间t1处，NMOS晶体管21b完全截止。在时间t1处，如果缓冲器电路21中的PMOS晶体管21a由于第二驱动信号SEL2的高电平的原因仍然截止，则在时间t1处，在缓冲器电路21的输出节点26的输出阻抗为高。只要NMOS晶体管21b截止同时缓冲器电路21的输出阻抗为高，控制信号生成器18就经由控制线17将控制信号脉冲CR发射到电荷均衡开关电路15，以便导通后者。在控制信号脉冲CR的持续时间中，即在时间t1、t2之间，电荷均衡开关电路15导通，并且将有效电压馈送线3连接到电压馈送开关设备10的控制端16。由于在截止状态期间从正电压电源端6流入到逻辑电路2中的有效电压馈送线3的泄漏电流的原因，所以在电源电压线3上存在相当大的正电荷Q。在逻辑电路2的有效电源电压线3上的电荷Q格外地大，是由于有效电力线3的电容大的原因。这是由于逻辑电路的VSS电源系统、以及在逻辑电路2中的所有N沟道MOSFET的源端存在的所有电容的总和对有效电压馈送线3的电容起了作用。当逻辑电路2处于截止状态中时，在电压电位接近于正电源电压VDD的情况下，在有效电源电压线3上存在大量的电荷Q。当利用开关持续时间ΔTswitching来导通电荷均衡开关电路15时，有效电源电压线3上的正电荷Q流向控制端16，正如可以从图4中所看到的。在该开关阶段中，以指数渐进的方式对控制端16充电，同时有效电源电压线3上的电压下降。
当电压馈送开关设备10导通时，将控制开关脉冲CR的持续时间ΔTswitching选为小于用于反转电源电压线3的电荷的电荷反转时间。
在这种情况下，通过电压馈送开关设备10的有效导通电阻和电源电压线3的电容的乘积来给出用于反转电源电压线3的电荷的电荷反转时间ΔTswitching＜RONEFF10·CVVSS3(1)将由控制信号生成器18产生的控制开关脉冲CR的持续时间ΔTswitching选为大于用于反转电压馈送开关设备10的控制端的电荷的电荷反转时间。
在这种情况下，用于反转控制端16的电荷的电荷反转时间从电荷均衡开关电路15的有效导通电阻和控制端16的电容的乘积中产生ΔTswitching＜RONEFF10·C16(2)控制开关脉冲的持续时间ΔTswitching足以导致有效电源电压线3和控制端16之间的大范围的电荷均衡。电荷均衡导致的结果是在控制端16处的电压电位的增加，从而导通由NMOS晶体管形成的电压馈送开关设备10。
导通的电压馈送开关设备10相当快地将电源电压线3拉到负电源电压电位VSS。所以控制端16就不再被拉回到负电源电压电位VSS，电荷均衡开关设备15在时间t2处截止，从而电荷均衡就不再起作用。
为了在控制开关脉冲CR结束之后在控制端16保持转换控制信号的正信号电平，借助于来自控制信号生成器18的驱动信号来激活缓冲器电路21。为此目的，用于PMOS晶体管21a的控制信号SEL2在时间t2处具有负信号沿，从而PMOS晶体管21a将正电源电压VDD(其被施加到端子24)连接到控制端16。这会导致在另外的导通阶段中，在控制端16处的电压上升为接近于正电源电压VDD。因此，缓冲器电路21会重建电压馈送开关设备10的开关状态，并且在去激活电荷均衡开关设备15之后得以保持。只要将电压馈送开关设备10导通，并且将有效电力线3的电容放电到VSS，就激活了逻辑电路2。
在时间t3处，控制信号生成器18接收选择信号SEL的负沿，以便去激活逻辑电路2。控制信号生成器18将正信号沿施加到PMOS晶体管21a的控制端28a，以便在时间t4处将后者截止。
在时间t4处，由于逻辑低驱动信号SEL1的原因，还对NMOS晶体管21b去激活，在时间t4处的缓冲器电路21的输出阻抗为高。然后，控制信号生成器18将简短的控制信号脉冲CR经由控制线17施加到电荷均衡开关设备15，从而，施加到控制信号端16的正电荷经由电荷均衡电路15流入到有效电压馈送线3，此时该有效电压馈送线3是负电源电压电位VSS。然后，控制端16的电压按指数规律衰变，结果是NMOS晶体管10闭合，同时有效电压馈送电路3与负电源电压端11相隔离。
因要保持NMOS晶体管10的开关状态，所以控制信号生成器18在时间t5处经由控制线20b导通缓冲器电路21中的NMOS晶体管21b。只要NMOS晶体管10截止，逻辑电路2就处于去激活状态中。
根据本发明的逻辑激活电路1不会缩短重启时间，而是会减少能量的过载，从而实现缩短的最小截止时间Tmin，尽管激活电路1使用能量，所述时间足以切断逻辑电路2。当导通开关晶体管10时，根据本发明的激活电路1将有效电压馈电线3用作充电源极，而当晶体管10截止时，用作充电漏极。如果逻辑电路2断开，则逻辑电路2所有的内部节点以及有效电力线3被充电到接近于未变换的工作电位的电压电位(voltage potential)。由于有效电压馈送线3的高电容的原因，如果负电源电压VSS与有效电压馈送线3相连，则大量的电荷Q在接近于正电源电压VDD的电位的情况下是可以获得的。该大量的电荷Q用于导通开关晶体管10。
在根据本发明的激活电路1中提供的缓冲器电路21优选地包括MOSFET晶体管21a、21b，其中的每一个都具有相对窄的沟道宽度，因为缓冲器电路21仅提供在控制端16上保持信号电平。
当电源电压开关设备10改变时，经由电荷均衡开关设备15流动的电荷Q就不会从电源电压VDD减少，从而在电源电压源上的负载就显著地低于如图1所示的常规逻辑激活电路的负载。这就显著地增加了待机时间，特别是在利用电池工作的移动终端中。当接通逻辑电路2时，所需的电荷Q从有效电力线3中减少，而当切断逻辑电路2时，该电荷再返回到有效电力线3。这就减少了从电压源牵曳出的作为截止状态中的泄漏电流的电荷Q。
在图3所示实施例中，电压馈送开关设备10和充电均衡开关设备15由MOSFET晶体管形成。在可替换的实施例中，充电均衡开关设备15至少由所谓的碳毫微电子管来形成。
图5示出了根据本发明的逻辑激活电路1的可替换第二实施例，其中逻辑激活电路1与正有效电压馈送线相连而不与逻辑电路2中的负有效电压馈送线3(如图3所示第一实施例中)相连。至于其他方面，图5所示的逻辑激活电路1的操作方法与根据图3所示实施例的操作方法相同。
图6用于说明根据本发明的逻辑激活电路1的操作方法。
在时间ta处，逻辑电路2由根据本发明的逻辑激活电路1截止，从而由泄漏电流引起的功率损耗在逻辑电路2中按指数规律进行衰减。当切断逻辑电路2时，对逻辑激活电路1的操作会引起在时间ta处在驱动电路1中的功率损耗。
在时间tb处，逻辑电路2再次接通，从而功率损耗会上升到在逻辑电路2中的高值PON。被激活的逻辑激活电路1会在驱动电路1中引起功率损耗。
正如可以从图6a中所看到的，功率损耗仅在最小截止时间Tmm之后完全减少。图6a中阴影线形状所示的区域对应于图6b中阴影线形状所示两个区域的总和。如果截止持续时间小于时间Tmm，则功率损耗不会减少，反而要使用额外的能量。如果逻辑电路2的截止持续时间大于时间Tmin，则能量完全被保存。
由于根据本发明的驱动电路1的功率损耗因电荷均衡的原因而相当低，从而图6b中阴影线形状所示区域也相当小，因此就根据本发明的逻辑激活电路1来说，最小截止时间Tmin也很短。
图7示出了与根据图1所示的常规逻辑驱动电路相比较，在根据本发明的逻辑驱动电路1中的能量平衡。正如所能看到的，与切断逻辑电路2相当的最小截止时间由于能量保存的原因而显著地下降。当截止时间相同时，与常规激活电路相比较，在根据本发明的激活电路1中被保存的能量增加。
图8示出了用于接通或切断逻辑电路的本发明的逻辑激活电路1的另一个实施例。
在图8所示的实施例中，多个逻辑电路2串联。在这种情况下，逻辑电路2n+1处理来自在前逻辑电路2n的输出信号，所述信号在输入端提供。串联连接的两个逻辑电路2具有互补有效电压供电线3-n和3-n+1。
在图8所示的实施例中，逻辑电路2n具有可以再次经由电压馈送开关设备10-1与正电源电压VDD相连的正有效电源电压线3-n。下游逻辑电路2n+1具有可以经由其他电压馈送开关设备10-2与负电源电压VSS相连的负有效电压馈送线3-n+1。互补电压馈送开关设备10-1、10-2具有与缓冲器电路21-1、21-2的输出节点26-1、26-2相连的控制端16-1、16-2。缓冲器电路21-1、21-2中的MOSFET由控制信号生成器18经由控制线来驱动。用于激活逻辑电路2-n、2-n+1的逻辑激活电路安排在所谓的之字形图案中。
为了激活或接通两个串联连接的逻辑电路2-n、2-n+1，首先将两个缓冲器电路21-1、21-2的输出节点变换为高阻抗，然后借助于短开关脉冲CR来接通电荷均衡开关设备15。在接通电压馈送开关设备10-1之前，在控制端节点16-1处存在正电荷，而在接通电压馈送开关设备10-2之前，在控制端16-2处存在负电荷。在接通开关设备15之后，电荷均衡起作用，从而在控制端16-1处的电压电位降低，而在控制节点16-2处的电压电位上升。这会导致两个电压馈送开关设备10-1、10-2导通，从而激活两个串联连接的逻辑电路2-n、2-n+1。在导通两个电压馈送开关设备10-1、10-2之后，借助于缓冲器电路21-1、21-2来重新生成并保持在控制端16-1、16-2处的信号电平。
参考标记列表1 逻辑激活电路2 逻辑电路3 有效电压馈送线4 信号线5 信号线6 电源电压端7 分叉节点8 线路9 端子10 电压馈送开关设备11 电源电压端12 分叉节点13 线路14 端子15 电荷均衡电路16 控制端17 控制线18 控制信号生成器19 控制端20 控制线21 缓冲电路22 线路23 线路24 电源电压端25 倒相器26 输出节点27 线路28 控制端
权利要求
1.一种用于接通或切断具有至少一条电源电压线(3)的逻辑电路(2)的逻辑激活电路(1)，所述逻辑激活电路(1)具有(a)至少一个电压馈送开关设备(10)，用于以取决于转换控制信号的方式将电源电压连接到逻辑电路(2)的电源电压线(3)，所述转换控制信号被施加到电压馈送开关设备(10)的控制端(16)；并且具有(b)电荷均衡开关设备(15)，用于在控制开关脉冲(CR)的持续时间中，以取决于控制开关脉冲(CR)的方式将所述逻辑电路(2)的电源电压线连接到所述电压馈送开关设备(10)的控制端(16)，以使得电荷均衡在电源电压线(3)和电压馈送开关设备(10)的控制端(16)之间起作用，从而生成转换控制信号。
2.根据权利要求1所述的逻辑激活电路，其特征在于，规定了在控制开关脉冲(CR)结束之后，缓冲器电路(21)完成并保持所述转换控制信号的信号电平，以便维持所述电压馈送开关设备(10)的开关状态。
3.根据权利要求2所述的逻辑激活电路，其特征在于，缓冲器电路(21)包括在所述缓冲器电路(21)的输出节点(26)处，串联连接在正电源电压和负电源电压之间的两个互补设计的晶体管(21a、21b)。
4.根据权利要求3所述的逻辑激活电路，其特征在于，缓冲器电路(21)的输出节点(26)与电压馈送开关设备(10)的控制端(16)相连。
5.根据权利要求3所述的逻辑激活电路，其特征在于，在缓冲器电路(21)中的两个互补设计的晶体管(21a、21b)分别具有用于施加驱动信号的控制端(28a、28b)。
6.根据权利要求5所述的逻辑激活电路，其特征在于，规定了一种控制信号生成电路(18)，其以取决于用于选择逻辑激活电路(1)的外部选择信号(SEL)的方式，来生成用于缓冲器电路(21)中的晶体管(21a、21b)的驱动信号和用于电荷均衡开关设备(15)的控制开关脉冲(CR)。
7.根据权利要求4所述的逻辑激活电路，其特征在于，在控制开关脉冲(CR)的持续时间中，借助于驱动信号将在缓冲器电路(21)的输出节点(26)处的输出阻抗变换为高。
8.根据权利要求1所述的逻辑激活电路，其特征在于，电压馈送开关设备(10)由MOSFET形成。
9.根据权利要求1所述的逻辑激活电路，其特征在于，电荷均衡开关设备(15)包括互补设计且并联的一个晶体管或两个晶体管(15a、15b)。
10.根据权利要求9所述的逻辑激活电路，其特征在于，在电荷均衡开关设备(15)中的晶体管(15a、15b)是MOSFET。
11.根据权利要求10所述的逻辑激活电路，其特征在于，控制开关脉冲(CR)施加到在电荷均衡开关设备(15)中的第一MOSFET(15a)的栅极，而被反转的控制开关脉冲(CR)施加到在电荷均衡开关设备(15)中的第二MOSFET(15b)的栅极。
12.根据权利要求1所述的逻辑激活电路，其特征在于，电荷均衡开关设备(15)包括碳毫微电子管。
13.根据权利要求1所述的逻辑激活电路，其特征在于，当电压馈送开关设备(10)导通时，控制开关脉冲(CR)的持续时间短于用于反转电源电压线(3)的电荷的电荷反转时间。
14.根据权利要求13所述的逻辑激活电路，其特征在于，用于反转电源电压线(3)的电荷的电荷反转时间取决于电压馈送开关设备(10)的有效导通电阻，以及逻辑电路的电源电压线(3)的电容。
15.根据权利要求1所述的逻辑激活电路，其特征在于，控制开关脉冲(CR)的持续时间大于用于反转电压馈送开关设备(10)的控制端(16)的电荷的电荷反转时间。
16.根据权利要求15所述的逻辑激活电路，其特征在于，用于反转控制端(16)的电荷的电荷反转时间取决于电荷均衡开关设备(15)的有效导通电阻以及控制端(16)的电容。
17.根据权利要求1所述的逻辑激活电路，其特征在于，逻辑电路(2)具有两个电源电压线。
18.根据权利要求1所述的逻辑激活电路，其特征在于，逻辑电路(2)和逻辑激活电路(1)集成到一个芯片上。
19.一种通过使用连接到电源电压线(3)的电压馈送开关设备(10)来接通或切断至少一个逻辑电路(2)的方法，所述逻辑电路(2)分别具有至少一个电源电压线(3)，在电压馈送开关设备(10)的控制端(16)，借助于电荷均衡来生成用于切换电压馈送开关设备(10)的转换控制信号。
20.根据权利要求19所述的方法，其特征在于，使用可控电荷均衡开关设备(15)在电压馈送开关设备(10)的控制端(16)来影响电荷均衡。
21.根据权利要求20所述的方法，其特征在于，通过用于导通电荷均衡开关设备(15)的控制开关脉冲(CR)来驱动电荷均衡开关设备(15)。
22.根据权利要求21所述的方法，其特征在于，通过使用被导通的电荷均衡开关设备(15)在电压馈送开关设备(10)的控制端(16)来影响电荷均衡。
23.根据权利要求22所述的方法，其特征在于，电荷均衡在逻辑电路(2)的电源电压线(3)和电压馈送开关设备(10)的控制端(16)之间起作用。
24.根据权利要求22所述的方法，其特征在于，电荷均衡在为串联连接的两个逻辑电路(2)提供的两个电压馈送开关设备(10)的两个控制端(16)之间起作用。
全文摘要
一种用于接通或切断具有至少一条电源电压线的逻辑电路的逻辑激活电路，所述逻辑激活电路具有至少一个电压馈送开关设备，用于以取决于转换控制信号的方式将电源电压连接到逻辑电路的电压馈送线，所述转换控制信号被施加到电压馈送开关设备的控制端；并且具有电荷均衡开关设备，用于在控制开关脉冲的持续时间中，以取决于控制开关脉冲的方式将所述逻辑电路的电源电压线连接到所述电压馈送开关设备的控制端，以使得电荷均衡在电源电压线和电压馈送开关设备的控制端之间起作用，从而生成转换控制信号。
文档编号H03K17/04GK1728555SQ20051008930
公开日2006年2月1日 申请日期2005年8月1日 优先权日2004年7月30日
发明者约尔格·贝特霍尔德, 乔治·杰尔克斯, 斯特凡·亨茨勒, 多丽丝·施米特-兰西德尔 申请人:印芬龙科技股份有限公司