专利名称：用于docsis2.0的dfe到ffe的均衡系数变换处理的制作方法
背景技术：
在数字数据电缆调制解调器系统中，在头端(headend)和连接至混合光纤同轴电缆网络的多个电缆调制解调器之间传输数据。由于系统的缺陷，诸如未适当端接(terminated)的抽头(tap)、来自从未适当端接的抽头所反射的信号的回波、以及侵入噪声，严重影响了系统性能，尤其是上行数据流(upstream)。为了防止该噪声，已经在中央单元接收器中使用了自适应均衡以防止上行数据流噪声，并且在电缆调制解调器接收器中使用了自适应均衡来对抗下行数据流噪声。
信号传输通道具有称为色散的性质，其改变对传输的符号进行编码的脉冲的形状。色散源于如下事实每个脉冲由多个傅立叶分量组成，每个傅立叶分量都是不同频率和不同振幅的正弦曲线，当将傅立叶分量相加到一起时，就限定了脉冲的形状。色散和脉冲形状的改变源于不同频率的傅立叶分量以不同的速率传播的事实。这种现象引起相邻脉冲之间的符号间干扰或ISI，而ISI限制了可以成功检测到的符号脉冲的离散振幅级别数。均衡是一种消除或减少ISI的方法。
如果已知通道的确切特性，则可以通过使用一对滤波器充分地消除或减少ISI，其中，一个滤波器位于发射器处，一个滤波器位于接收器处，以控制脉冲形状失真。发射滤波器就放置在调制器之前，并进行前置通道均衡。接收滤波器就放置在解调器之后、限幅器之前，并进行后置通道均衡。如果正确设置了这些滤波器的滤波特性，则发射滤波器对脉冲形状进行预失真，使得通道中的失真不会在采样时刻产生ISI，并且在将每个接收符号送到限幅器进行判决之前，接收滤波器对任何残留的ISI噪声进行滤波。
然而，实际上，很少能够事先知道通道的精确特性，并且其是随时间而改变的。另外，在滤波器的实施中总会出现不精确。最终结果是总会存在一些残留失真，导致ISI将限制系统的数据率。为了补偿这种残留失真，使用了称为均衡的处理，并将用于执行这种处理的滤波器称为均衡器。均衡器通常是自适应的，以适应于ISI减小的时变需要。
自适应均衡器是具有由抽头权重所限定的脉冲响应的数字抽头延迟线滤波器。这些抽头权重被称为滤波器系数。图1是典型现有技术的抽头延迟线均衡数字滤波器的框图。在同步均衡器中，抽头沿着延迟线以符号的持续时间隔开。在一些系统中，仅使用前置通道均衡，但如果前置通道均衡器是自适应的，则需要反馈通道。在大多数系统中，使用了后置通道自适应均衡，并在发送有效负载数据(payload data)之前发送训练数据序列，使得后置通道均衡器可以使其系数适合最大ISI取消。
自适应均衡处理涉及设置抽头权重；接收训练数据和数据符号并对其进行处理，以确定在数据接收过程中是否产生了或者将产生限幅器误差；然后改变抽头权重；并且有时再次处理训练数据以确定误差数是否减少了。在接收过程中的误差数最小化(称为收敛的状态)之前，一直持续调整抽头权重以改变滤波器特性的处理。通常，通过以下处理来实现自适应观察期望脉冲形状与在采样时刻测量的均衡器滤波器输出端处的实际脉冲形状之间的误差，然后使用该误差确定应该改变抽头权重以接近值的最佳集合的方向。
至少存在两种均衡系统DFE和FFE。DFE代表判决反馈均衡，而FFE代表前馈均衡。传输符号的每个通道都具有表示传递函数并定义通道如何影响通过其传播的脉冲的脉冲响应。在采样形式下，每个通道的脉冲响应都具有表示在与期望的数据符号相关的主采样之前出现的脉冲响应中的前达(precursor)的影响的项。脉冲响应还具有表示在主采样之后发生的脉冲响应中的后达(postcursor)的影响的项。图2表示采样形式的脉冲响应的前达部分和后达部分。判决反馈均衡的思想在于使用基于通道脉冲响应的前达做出的数据判决以处理后达。然而，为了使这种思想起作用，判决必须是正确的。
DFE均衡器包括前馈部、反馈部、以及判决装置，其连接关系如图3所示。
电缆系统运营商联盟已经形成了美国有线电视实验室(CableLabs)作为开发各种头端和电缆调制解调器设备制造商的产品的兼容性标准的主体，使得来自不同制造商的单元可以“即插即用”。由美国有线电视实验室及其成员开发的第一个标准是DOCSIS1.0。
DOCSIS1.X电缆调制解调器(下文中，可将任何电缆调制解调器称为CM)和DOCSIS1.X电缆调制解调器终端系统(下文中称为CMTS)仅使用FFE均衡滤波器。然而，在DOCSIS2.0电缆调制解调器终端系统中，同时使用了FFE和FBE均衡滤波器。这意味着FBE滤波器系数将向加法器反馈信号，加法器将减小对到达判决装置并改变判决误差的数据的后达影响。这将反过来影响FFE滤波器的自适应。
在DOCSIS2.0中，强制所有CM仅使用FFE均衡滤波器。
因此，需要一种将DOCSIS2.0 DFE均衡系数变换成前馈系数以匹配调制解调器侧的DOCSIS需求的方法。
发明内容
本发明的处理将包括如下步骤在处理来自电缆调制解调器的训练脉冲或数据符号之后，选取由电缆调制解调器终端系统上行数据流均衡器生成的前馈(下文中称为FFE)系数和反馈(下文中称为FBE)系数，并将所述FFE系数存储在变换滤波器结构的系数存储器中，其中，变换滤波器结构具有前馈滤波器、反馈滤波器、和用于在每个符号时刻对每个所述前馈滤波器和反馈滤波器的结果求和的装置，以及将所述FBE系数存储在所述变换滤波器结构的所述反馈滤波器的系数存储器中；计算所述变换滤波器结构的脉冲响应，其中，脉冲响应由所述变换滤波器结构输出的多个仅FFE系数(FFE only coefficients)限定；以及从由所述变换滤波器结构输出的、限定所述脉冲响应的所述系数中选择仅FFE系数的子集。
本发明的装置包括如下结构前馈数字滤波器，具有输入端；多个系数存储器，其中，系数存储器在处理了来自电缆调制解调器的训练脉冲之后，在电缆调制解调器终端系统DFE均衡器在所述FFE系数上收敛后，被通过来自该均衡器的FFE滤波器的FFE系数编程；以及输出端，此处出现处理所述输入端处出现的信号的结果；
反馈数字滤波器，具有输入端；输出端；以及多个系数存储器，每一个系数存储器在处理来自电缆调制解调器的训练脉冲后、在所述电缆调制解调器终端系统DFE均衡器已经在所述FFE系数上收敛之后，存储来自所述均衡器的反馈滤波器的FBE系数；以及输出端，此处出现处理所述输入端处出现的信号的反相结果；加法器，连接为接收来自所述前馈数字滤波器和所述反馈数字滤波器的输出结果，用于在每个符号时间期间对所述结果求和，并将和输出。
图1是现有技术的抽头延迟线滤波器的框图；图2表示采样形式的前达和后达脉冲响应；图3是现有技术的DFE均衡器的框图；图4是DOCSIS接收器DFE均衡器的框图，其利用在前同步码期间传输的符号是已知的这个事实，并在处理接收的前同步码符号期间用这些已知符号替代判决装置的输出；图5是示出在CMTS中执行的、在发送系数下行数据流之前将FFE系数和FBE系数变换为仅FFE系数，并决定发送多少FFE系数以及发送哪些FFE系数的处理的实施例的流程图；图6是在CMTS中执行的将DFE均衡器系数变换成仅FFE系数的处理的高级别的流程图；图7是将DFE均衡器系数变换成仅FFE系数的实施框图；以及图8是将CMTS生成的DFE均衡器生成的上行数据流均衡系数变换成仅FFE系数的处理的更为详细的流程图。
具体实施例方式
在DOCSIS系统中使用的现有技术的FFE均衡滤波器可以校正前达干扰和后达干扰。前达干扰主要源于由引起分布寄生电感和电容的通道损伤以及引起色散(即，不同频率的不同传播速率)的其他损伤导致的滤波效应。这改变了脉冲形状。后达干扰源于通道中的回波。现有技术的FFE均衡器通过改变主抽头的位置来均衡前达干扰和后达干扰。
现有技术的FFE均衡滤波器具有图1所示的结构。所接收的符号到达线路22，并通过多个延迟级24、26、28、和30(通常为移位寄存器级)。每个移位寄存器的输出均被输入到乘法器(32和34是典型的)。每个乘法器将输入信号的延迟版本乘以不同的抽头权重或系数。这些乘法的结果(诸如线路36和38上的信号)在加法器40中求和。通过改变抽头权重，可以改变滤波器特性以调节通道的滤波效应。均衡处理是使用最小均方电路(未示出)调节这些抽头权重以使接收FFE滤波器输出的硬判决装置(未示出)中的限幅器误差最小的迭代过程。抽头权重系数使滤波器具有滤波特性，使得通过其传输的信号被改变以消除通道的影响，或者在FFE滤波器在发射器处用作预滤器的情况下，使传输信号预失真以补偿信号在通过通道传输时将遇到的已知滤波效应。
在图3中示出现有技术的DFE均衡滤波器。前馈滤波器10通常具有图1的结构。FFE滤波器10的输出端连接至加法器18的一个输入端。加法器的另一输入端(线路16)为反馈部数字滤波器(FBE)的输出端，其中，FBE同样可以具有图1的结构。前馈滤波器和反馈滤波器之间的差别在于抽头权重系数。反馈部的抽头权重系数被调整为使后达干扰的影响最小，而前馈滤波器系数被调整为使前达干扰最小。通过加法器18将前馈部的输出减去线路16上的从反馈部输出的结果。然后，称为限幅器12的判决装置检查差值信号，并在线路42上输出关于所传输符号是什么的判决。
现有技术的FFE均衡滤波器仅知道接收的值为抽头权重的符号。在DOCSIS中，在脉冲开始期间传输已知的前同步码符号。每个电缆调制解调器中的已知处理均使用这些已知的前同步码符号来调整FFE预编码滤波器的抽头加权系数。
图4是DOCSIS DFE均衡器的框图，其利用在前同步码期间传输的符号是已知的这个事实，并在接收前同步码期间用这些已知符号替代判决装置的输出。在图4中，前馈滤波器10、反馈滤波器14、加法器18、和判决装置12均如前面图3所述那样来构造和运行。区别在于增加了已知的前同步码符号存储器44和乘法器46。存储器44存储在训练脉冲的前同步码部分期间传输的已知符号。通过线路48上的控制信号控制乘法器，以在接收前同步码符号的间隔期间选择线路50上的存储器44的输出。通过线路52上的信号控制存储器44，以在已知前同步码符号到达的同时将其输出。控制单元54可以是CMTS中的微处理器、或栅极阵列、或顺序状态机等。
线路42上实际传输的符号输入到反馈部使反馈部通过传统最小均方电路(未示出)调节其滤波器系数以在适当系数上收敛，以均衡上行数据流通道。由于到反馈部的输入符号并不是由判决装置做出的猜测，因此这种收敛更快地发生。反馈部14在线路16上输出对回波的估计。该估计被从前馈部的输出信号中减去(这消除了前达干扰)，并在线路19上输出信号，该信号没有前达干扰的影响但在其中仍具有回波的影响。加法器通过减去线路16上的信号来去除全部或大部分回波。均衡器在线路21上的输出为净符号(cleansymbol)。在前同步码间隔之后，判决装置12在线路24上的输出(其为估计的接收符号)由乘法器46和控制电路54进行切换，以连接至反馈部14的输入。
图1的前馈滤波器与图3和图4中的前馈部10之间的一个差别在于主抽头的位置。在图1中，主抽头通常是连接至延迟线中部的抽头34。在图3和图4的均衡器中，主抽头是最靠近加法器的最后抽头。
T间隔FFE均衡器是指在由间隔T隔开的时间内对接收样本进行采样，以便以传输采样率进行采样。在T间隔均衡器中，每个延迟线部均施加等于一个采样周期的延迟。同样还有T/2和T/4均衡器。T/2均衡器每个符号使用两个采样(每个延迟部均具有1/2采样间隔的延迟)，而T/4均衡器每个符号使用四个采样。
众所周知，包括DFE滤波器的均衡滤波器的性能优于单独的FFE滤波器，特别是在低SNR系统中。这是因为这种均衡滤波器是非线性的，而非线性滤波器的性能优于线性滤波器。DFE滤波器也是更有效的，这是因为它们可以将关于期望何种符号的信息作为输入，即，期望的符号(前同步码)是到DFE滤波器的输入，或者是使用限幅器之后的符号。
DFE抽头权重到FFE抽头权重的变换在由本发明的受让人建立的特定CMTS结构中，将均衡器设计为每当通过电缆调制解调器传输处理中的测距脉冲(ranging burst)时就输出DFE系数。在DOCSIS中，对于前置传输滤波器，强制所有类型的电缆调制解调器仅使用FFE结构。因此，需要做的是在系数被下传到CM(其传输测距脉冲，但仅具有FFE前置均衡器)之前，在CMTS中通过适当算法将DFE抽头权重变换成FFE滤波器抽头权重。
DOCSIS 1.X调制解调器仅具有8个FFE抽头，而所有其他调制解调器具有24个抽头。变换模块提供了32个抽头。在从MAC参数中识别发送所述测距脉冲的电缆调制解调器是否为DOCSIS1.X或2.0，以及期望的主抽头位置之后，CMTS将会选择将被发送到调制解调器的8个或24个抽头的适当集合。
在符合DOCSIS的CMTS的优选形式中，通常使用具有FFE滤波器和FBE滤波器的均衡器来完成上行数据流均衡，而不考虑是否发送了训练脉冲或数据脉冲。然后，得到的FFE和FBE均衡系数全部被变换成FFE上行数据流均衡滤波器系数。完成变换，并将得到的FFE均衡滤波器系数下行发送到DOCSIS电缆调制解调器，其中，DOCSIS电缆调制解调器发送从中产生上行数据流均衡系数的训练脉冲。
图5是示出在CMTS中执行的、将来自CMTS均衡器的FFE系数和FBE系数变换成仅FFE系数，并确定在从FFE和FBE变换到仅FFE后应该发送多少FFE系数到调制解调器的过程的可选实施例的流程图。步骤56表示在CMTS中接收训练脉冲或数据脉冲。训练脉冲或数据脉冲将具有已知符号的前同步码。如步骤58所示，这些已知符号用于在基于FFE和FBE的CMTS均衡器中迭代产生上行数据流均衡系数。步骤60表示以下处理检查MAC参数，以确定发送用于产生均衡系数的训练脉冲的电缆调制解调器是否仅为DOCSIS 1.X的时分多址(TDMA)调制解调器还是DOCSIS 2.0同步码分多址(SCDMA)或高级时分多址(ATDMA)调制解调器。在DOCSIS系统中，当电缆调制解调器向CMTS注册时对其自身进行识别，并且识别数据包括关于调制解调器遵守哪个DOCSIS规范的能力。训练脉冲还包含识别电缆调制解调器的临时业务标识号或SID。该SID可用于从存储在CMTS中的信息中查找调制解调器的能力。在步骤62中，通过使用图7的变换滤波器结构，以图6的处理流程中指定的方式将从由电缆调制解调器发送的训练或数据脉冲通过CMTS产生的FFE和FBE均衡系数变换成仅FFE系数。最后，在步骤64中，如果发送训练脉冲或数据脉冲的电缆调制解调器为DOCSIS 1.X，则仅将由图7的变换滤波器结构输出的前8个FFE系数发送到电缆调制解调器。然而，如果发送所述训练脉冲或数据脉冲的电缆调制解调器为DOCSIS 2.0电缆调制解调器，则将由图7的变换滤波器结构生成的全部FFE系数中的24个发送到电缆调制解调器。通过CMTS想要指定的电缆调制解调器上行数据流均衡滤波器中的主抽头位置来决定发送哪24个FFE系数。
软件中进行上述处理的算法的描述如下。该算法的本质在于用FFE结构代替DFE结构，在FFE结构中，系数是DFE脉冲响应的间隔采样的符号。
图6是在CMTS中执行的将在基于DFE滤波器的CMTSDOCSIS均衡器中生成的FFE和FBE系数变换成仅FFE系数的处理的非常高级别的流程图。步骤62表示以下处理将由DFE CMTS均衡器产生的8个FFE系数和16个FBE(反馈滤波器)系数输入到图7中所示的变换滤波器结构中。这将变换处理滤波器结构设置为具有与由DFE CMTS均衡器在处理来自电缆调制解调器的训练脉冲时所收敛的滤波器系数相同的滤波器系数。所生成的仅FFE系数中的一些将被送回到发送训练/数据脉冲的同一电缆调制解调器。根据CMTS希望的主抽头在电缆调制解调器上行数据流均衡滤波器中的位置，将只向DOCSIS 1.X电缆调制解调器发送前8个FFE系数，以及向DOCSIS 2.0电缆调制解调器发送24个选择的FFE系数。
步骤64表示在CMTS中生成整个DFE均衡器结构(其中同时具有FFE和FBE滤波器的均衡器)的脉冲响应的处理。这种生成滤波器(通过在CMTS均衡器中生成的FFE和FBE系数被编程)的脉冲响应的处理导致将8个FFE系数和16个FBE系数变换为32个仅FFE系数。最后，步骤66表示以下处理根据电缆调制解调器是DOCSIS 1.X还是DOCSIS 2.0电缆调制解调器以及FFE结构的主抽头的位置，从由变换处理生成的32个系数中选择8个或24个系数。
图7是将DFE系数变换成仅FFE系数的滤波器结构的框图。图7中示出的滤波器结构类似于CMTS中的DFE滤波器结构，但在加法器70后面没有硬判决电路。虚框72中的数字滤波器为前馈或FFE滤波器。FFE滤波器将其在线路74上的输出提供给加法器70。虚框76中的数字滤波器执行CMTS均衡器中的反馈滤波器或FBE的功能。图8是使用图7的结构进行变换的处理的流程图。步骤77表示图7的变换结构中的初始系数的设置。这涉及读取由DOCSIS 2.0上行数据流均衡器生成的8个FFE抽头，并将其存储在FFE滤波器结构72的系数存储器92、94、100、106等中。然后，读取在DOCSIS 2.0上行数据流均衡器的反馈滤波器(FBE)中生成的16个反馈滤波器系数，并将其存储在反馈滤波器结构76的系数存储器112、114、116、和118等中。这些系数是CMTS中的均衡器在处理已知符号的前同步码和由电缆调制解调器发送的训练脉冲中的数据时收敛所依据的系数。这些系数必须被变换成仅FFE系数，将从其中选择8个或24个并将其下行回送到发送训练脉冲的电缆调制解调器。
步骤78表示以下处理将输入向量输入至模拟脉冲的FFE滤波器72，使得可以确定通过刚刚编程到其中的滤波器系数编程的图7的FBE滤波器结构的脉冲响应。该脉冲响应实际上将由线路86上输出的滤波器系数限定。该脉冲响应向量通常是1后面有31个零，与复数相比都是简单数。这些向量元素被输入至FFE滤波器72的第一延迟级91，其中，在每个符号时间期间输入一个元素。
FFE滤波器72在线路74上的输出是24个零和8个FFE系数的序列。如步骤82所示，线路74上的该输出用于计算经由线路80到反馈滤波器76的输入。当在每个符号时间期间在线路80上出现每个新信号时，其被输入到反馈滤波器结构76的第一延迟级110。每个新符号时间导致新系数进入延迟级110，并且前一输入进入下一延迟级144，并与存储在存储器112中的系数相乘。当输入到延迟级110的第一输入在每个连续符号时间期间通过延迟级110、144、146、和148传播时，其与存储在系数存储器112、114、116、和118中的系数相乘，并且结果在连续符号时间期间在线路136、138、140、和142上输出，并在加法器88中相加。随着更多的输入进入延迟级110，加法器88在线路136、138、140、和142上具有更多的非零分量用于相加。
如步骤83所示，线路84上的FBE滤波器部76的输出在加法器70中与由FFE滤波器72输出的信号相加，并在线路86上产生32个估计前馈系数(图7中称为eq_ff_est_coef)。这些系数限定用DOCSIS 2.0 CMTS上行数据流均衡器产生的FFE和FBE系数编程的DFE滤波器的脉冲响应。一旦获知了该脉冲响应，则可将这些系数(实际上，为它们的8个或24个的子集)插入电缆调制解调器中的FFE均衡器，并且该FFE滤波器将具有与DOCSIS 2.0 CMTS上行数据流均衡器中的DFE滤波器相同的脉冲响应和传递函数。
以下将更详细描述该变换处理。当输入逻辑1通过多个延迟级91、96、...102传播时，前馈滤波器每次一个地计算FFE系数。这些延迟级的每一个都将逻辑1脉冲的传播延迟一个符号时间。系数存储器92、94、100、和106以及112、114、116、和118中的每个都既是用于存储系数的存储器，又是能够将存储在其中的系数乘以来自延迟级的输入总线上的数字并输出结果的乘法器。例如，典型的是系数存储器94。其存储系数，并将该系数乘以总线93上的值。该结果在总线120上输出。这些系数存储器中的每一个都以相同方式工作。
图7的电路是对由CMTS DOCSIS 2.0均衡器生成的FFE和FBE系数进行变换的硬件。因此，最初存储在系数存储器中的系数是来自系数存储器92、94、100、和107(等等，包括未示出的系数存储器)中的CMTS均衡器的8个FFE系数和由CMTS DOCSIS2.0均衡器反馈滤波器生成的16个FBE系数。该16个FBE系数被存储在系数存储器112、114、116、和118中。
在第一符号时间期间，作为输入向量122的第一元素的逻辑1进入延迟线级91并同时与存储在存储器92中的FFE系数相乘。其结果在连接至多路复用器90的一个输入端的线路108上输出。多路复用器90实际上可以是加法器，因为在每个符号时间，实际上只有输入108、120、124、和126中的一个具有非零输入。这是因为在输入向量122中仅存在一个非零项，并且由于这些零通过延迟线传播并乘以存储在存储器92、94、100、和106中的系数，所以结果为零。在任何特定符号时间，只有线路108、120、124、和126中的最大者具有非零结果。
为了理解这是如何实现的，考虑如下内容。在第一符号时间的末尾，逻辑1将已传播到线路93，并且逻辑0将在线路130上。逻辑1将乘以存储在存储器94中的FFE系数，并且结果将在线路120上输出。逻辑0将在线路130上，并且将乘以存储在存储器92中的FFE系数，在线路108上产生结果0。线路124和126上将均具有逻辑0，这是因为逻辑1尚未到达存储器100和106。
在第二符号时间的末尾，逻辑1将已传播到线路98，并且逻辑0将在线路130和线路93上。逻辑1将乘以存储在存储器100中的FFE系数，并且结果将在线路124上输出。逻辑0将在线路130上，并将乘以存储在存储器92中的FFE系数，在线路108上产生结果0。逻辑0将在线路93上，并将乘以存储在存储器94中的FFE系数，并且结果0将在线路120上输出。线路126上将具有逻辑0，这是因为逻辑1尚未到达存储器106。诸如此类，每个符号时间都是这样。
在处理开始时在线路108上产生的非零数字在线路74上输出至加法器70，并与零相加，这是因为，直到此时还没有非零输入到达反馈滤波器结构76的延迟线部110。线路108上产生的非零结果通过加法器/多路复用器90和加法器70以及舍入(round off)处理132耦合到线路80(在此输入到延迟线部110)。到第一符号时间结束时(或其附近，取决于加法器90和加法器70以及舍入操作132中的延迟)，线路108上的非零结果将已传播到线路134，并将乘以存储在存储器112中的FBE系数。以反相状态在线路136上输出结果，其将与线路138、140、和142上的所有零相加。所有这些信号将会是零，这是因为在第一符号时间开始时来自线路108的非零结果尚未传播通过延迟线部144、146、和148。在后续符号时间中，在第一符号时间开始时线路108上的非零结果将传播通过延迟线部144、146、和148中的每一个，并分别与存储在存储器114、116、和118中的FBE系数相乘。来自FFE滤波器72的操作的后续非零结果在后续的符号时间进入延迟线部110，通过延迟线传播，并顺次与存储器112、114、116、和118中的FBE系数相乘。线路136、138、140、和142上的非零结果串被反转并在加法器88中相加，并且其结果在线路84上输出，其与线路74上的结果在加法器70中相加。
换句话说，反馈滤波器76顺次计算滤波器的每个分支的每个信号，并在加法器88中求和之前反转信号。因此，线路84上的信号fb_out已经被反转，并且必须与线路74上的输出信号eq_cc_in相加，以实现反馈结构。
线路86上的所生成的输出系数(产生于线路71上的脉冲函数输入)是限定DFE滤波器结构的脉冲响应的系数集合。主要思想是确定FFE滤波器的系数，其中，该FFE滤波器将给出与CMTS中的DFE滤波器完全相同的脉冲响应(传递函数)。因为由Dirac函数(脉冲)输入产生的从FBE滤波器输出的系数表示FBE滤波器的脉冲响应或传递函数，因此可将这些相同的系数输入至FFE均衡器，以使其具有与CMTS中的FBE均衡器相同的传递函数。输入Dirac函数是实数串(1个1和31个0)，其每一个都没有虚分量。所产生的输出是线路86上的复数串，其中每一个均代表FFE系数。如果将所有这些FFE系数都编程到FFE滤波器中，则FFE均衡器将具有与CMTS中的DFE均衡器相同的传递函数。
在将来自DOCSIS 2.0 CMTS均衡器的DFE系数变换成FFE系数之后，必须从中选择用于下行传输到传输训练脉冲的电缆调制解调器的子集，其中，训练脉冲使得在DOCSIS 2.0 CMTS均衡器中生成原始DFE系数。由于通过上述变换算法生成了32个FFE系数，而电缆调制解调器只需要8个或24个FFE系数，因此必须选择FFE系数的子集。
优选的CMTS结构使用三个寄存器以分别为DOCSIS 1.0、高级TDMA、和SCDMA指定主抽头位置。用于指定高级TDMA的主抽头位置的寄存器还可用于指定SCDMA的主抽头位置。32个系数脉冲响应的主抽头是抽头#8，对于DOCSIS 2.0CMTS DFE均衡器也是这种情况。要选择的24个FFE系数的主抽头位置可以是抽头#1至抽头#8中的任一处。
在每个电缆调制解调器中，总共具有8个或24个FFE抽头。DOCSIS 2.0的主抽头位置通常为#8，以及DOCSIS 1.X为#4，但是该位置是可编程的。如果我们想要使发送训练脉冲的DOCSIS 2.0电缆调制解调器的主抽头为#8，则所需要的是选取由变换处理输出的前24个系数，并将它们与标准DOCSIS训练协议消息一起发送到电缆调制解调器。然而，如果我们想要使电缆调制解调器的主抽头为抽头#7，则需要跳过由变换处理输出的第一个系数，并发送由变换处理输出的系数#2至#25。对于DOCSIS 1.X调制解调器，如果我们想要使主抽头在位置#4处，则我们将选择系数#5至#12。CMTS告知电缆调制解调器在何处放置主抽头。
虽然已经根据在此公开的优选和可选实施例描述了本发明，但是本领域技术人员应该理解，在不背离本发明的精神和范围的情况下，可以存在可能的可选实施例以及对在此公开的教导进行的其他修改。所有这些可选实施例以及其他修改均应包含在本发明权利要求的范围之内。
权利要求
1.一种用于将由电缆调制解调器终端系统生成的前馈和反馈滤波器系数变换成用于电缆调制解调器的仅前馈系数的方法，包括在处理来自电缆调制解调器的训练脉冲之后，选取由电缆调制解调器终端系统上行数据流均衡器生成的下文中称为FFE的前馈系数和下文中称为FBE的反馈系数；以及将所述FFE系数存储在变换滤波器结构的系数存储器中，其中，所述变换滤波器结构具有前馈滤波器、反馈滤波器、和用于在每个符号时间对所述前馈滤波器和所述反馈滤波器的每一个的结果求和的装置；以及将所述FBE系数存储在所述变换滤波器结构的所述反馈滤波器的系数存储器中；计算所述变换滤波器结构的脉冲响应，所述脉冲响应由所述变换滤波器结构输出的多个仅FFE系数限定；以及从由所述变换滤波器结构输出的所述系数中选择限定所述脉冲响应的仅FFE系数的子集。
2.一种用于将由DOCSIS兼容的电缆调制解调器终端系统生成的前馈和反馈滤波器系数变换成用于电缆调制解调器的仅前馈系数的方法，包括A)接收由DOCSIS兼容的电缆调制解调器终端系统上行数据流均衡器生成的FFE系数，并将它们存储在变换滤波器结构的FFE滤波器的系数存储器中；B)接收由DOCSIS兼容的电缆调制解调器终端系统上行数据流均衡器生成的FBE滤波器系数，并将它们存储在变换滤波器结构的FBE滤波器的系数存储器中；C)生成包括用于模拟脉冲的多个元素的输入向量，并将所述向量一次一个元素地输入到所述变换滤波器结构的所述FFE滤波器的第一延迟级；D)当所述元素通过所述FFE滤波器的多个延迟级传播时，将所述元素乘以所述变换滤波器结构的所述FFE滤波器的所述系数存储器中的所述FFE系数，并对所述结果求和；E)对在每个符号时间期间在步骤D中计算的所述结果求和，并一次一个结果地将所述结果输入到所述变换滤波器结构的所述FBE滤波器的第一延迟级中；F)当所述结果通过所述FBE滤波器的多个延迟级传播时，将所述结果乘以存储在所述变换滤波器结构的所述FBE滤波器的所述系数存储器中的所述系数，并对所述结果进行反相及求和；G)对在步骤F中生成的所述结果与在步骤E中生成的所述结果求和，以生成多个仅FFE系数。
3.根据权利要求2所述的方法，其中，步骤C包括生成包括多个元素的输入向量，其中，一个元素为1，其余元素为0。
4.根据权利要求2所述的方法，其中，步骤A包括从所述CMTS均衡器中取回8个FFE系数以及从所述CMTS均衡器中取回16个FBE系数。
5.根据权利要求2所述的方法，其中，步骤C包括生成具有在单个1之后有31个0的输入向量，以表示Dirac脉冲函数。
6.根据权利要求2所述的方法，进一步包括对在步骤G中的所述求和的结果进行舍入的步骤。
7.根据权利要求2所述的方法，其中，步骤G进一步包括以下步骤在将所述结果提供给所述FBE滤波器的所述第一延迟级之前，对步骤G中的所述相加的结果进行舍入。
8.一种装置，包括前馈数字滤波器，具有输入端；多个系数存储器，其中，在电缆调制解调器终端系统DFE均衡器处理了来自电缆调制解调器的训练脉冲后、在所述均衡器在FFE系数上收敛之后，所述系数存储器被通过来自所述均衡器的FFE滤波器的所述FFE系数进行编程；以及输出端，在所述输出端处出现处理所述输入端处出现的信号的结果，反馈数字滤波器，具有输入端；输出端；以及多个系数存储器，其中，在处理了来自电缆调制解调器的训练脉冲之后，在电缆调制解调器终端系统DFE均衡器在所述FFT系数上收敛之后，每一个系数存储器存储来自所述均衡器的反馈滤波器的FBE系数；以及输出端，在所述输出端处出现处理所述输入端处出现的信号的反相结果；加法器，被连接以接收来自所述前馈数字滤波器和所述反馈数字滤波器的输出结果，用于在每个符号时间期间将所述结果相加，并将和输出。
9.根据权利要求8所述的装置，其中，所述前馈数字滤波器包括多个延迟线部，其每一个都施加一个符号时间的延迟，每个延迟线部都具有连接至所述系数存储器之一的输入端的输出端，每个所述系数存储器都具有用于存储FFE系数的存储器和用于将所述系数存储器的所述输入端处的信号乘以存储在所述存储器中的所述系数的乘法器，每个所述系数存储器都具有连接至加法器的一个输入端的输出端，所述加法器具有呈现所述前馈数字滤波器的所述输出的输出端。
10.根据权利要求8所述的装置，其中，所述反馈数字滤波器包括多个延迟线部，其每一个都施加一个符号时间的延迟，每个延迟线部都具有连接至所述系数存储器之一的输入端的输出端，每个所述系数存储器都具有用于存储FBE系数的存储器和用于将所述系数存储器的所述输入端处的信号乘以存储在所述存储器中的所述系数的乘法器，每个所述系数存储器都具有用于对所述相乘的结果进行反相的反相器以及具有连接至加法器的一个输入端的输出端，所述加法器具有呈现所述反馈数字滤波器的所述输出的输出端。
全文摘要
一种用于将来自DOCSIS兼容的电缆调制解调器终端系统上行数据流均衡器的FFE(72)和FBE(76)系数变换成将被下行发送到电缆调制解调器的仅FFE系数的方法和装置，其中，电缆调制解调器传输导致在FFE系数和FBE系数上收敛的训练脉冲。该方法包括通过来自CMTS均衡器的FFE系数和FBE系数对包括FFE滤波器和FBE滤波器(其输出被相加(70))的FBE那样的变换结构编程。FFE系数存储在变换结构的FFE滤波器中。FBE系数存储在变换结构的FBE滤波器中。然后，将模拟Dirac函数(脉冲)的输入向量输入至变换结构，以在其输出(86)处产生限定变换结构的脉冲响应和传递函数的系数。这些系数是仅FFE系数，其可用于选择用于发送到电缆调制解调器的24个系数的子集。
文档编号H03K5/159GK101088220SQ200580044389
公开日2007年12月12日 申请日期2005年10月21日 优先权日2004年10月27日
发明者耶胡达·阿泽恩科特, 塞利姆·什洛莫·拉基布, 纳塔莉·阿尼·塔尔 申请人:特瑞阳通讯系统有限公司