专利名称：半导体装置及电平移位电路的制作方法
技术领域：
本发明涉及一种半导体装置以及电平移位电路，该半导体装置将第一电位与高于第一电位的第二电位之间所产生的电压进行分压，并可根据输入信号而将分压所产生的多个电位中任意一个电位输出，该电平移位电路对输入信号的电位进行电平移位。
背景技术：
近年来，影像显示装置朝着数字化发展，且影像信号也数字化而进行处理。为了供给到影像显示装置利用数字/模拟转换器(DAC)将该数字信号值转换成模拟信号值。该DAC要求作高速转换，通常采取这样的方式在n位的DAC的情况下将以2n个基准阻抗所形成的基准电压值作为输出值使用。取出基准电压值而输出的方法虽然有各种的方法，但将元件数较少就行的代表性的二个方法于以下表示。
其中之一，例如图14所示，例如通过晶体管等将所实施的开关形成竞赛图(tournament)状多级连接的方法(例如，参照非专利文献1)。该结构，如后述的图15所示，是在电源侧的高电位VH与低电位VL之间的电压较小时被使用。
图14是表示输入数据为3位的数字值时的竞赛图方式的译码电路101的图。
在图14中，VH与VL被阻抗分割，分压后产生的电位103～117中的任意一个电位，根据输入数据D0～D2由译码电路101选择而输出。译码电路101由开关119～145以竞赛图状作多级连接而构成。
具体来说，构成第一级的开关119～133连接于分别分压所产生的电位103～117。开关119、123、127及131分别在输入数据D0为“H”时，将对应的电位103、107、111及115输出，在输入数据D0为“L”时，不进行电位输出。开关121、125、129及133分别在输入数据D0为“L”时，将对应的电位105、109、113及117输出，在输入数据D0为“H”时，不进行电位输出。
还有，构成第二级的开关135～141分别用以下的关系连接于构成第一级的开关119～133。当输入数据D1为“H”时，开关135将开关119与开关121其中之一输出的电位进行输出，开关139将开关127与开关129其中之一所输出的电位进行输出。开关135、139在输入数据D1为“L”时，不进行电位输出。在输入数据为D1为“L”时，开关137将开关123与开关125其中之一所输出的电位进行输出，开关141将开关131与开关133其中之一所输出的电位进行输出。开关137、141在输入数据D1为“H”时，不进行电位输出。
构成最接近输出侧的第三级的开关143及开关145分别用以下的关系连接于构成第二级的开关135～141。开关143在输入数据D2为“H”时，将开关135与开关137其中之一所输出的电位进行输出，当输入数据D2为“L”时，不进行电位输出。开关145当输入数据D2为“L”时，将开关139与开关141其中之一所输出的电位进行输出，当输入数据D2为“H”时，不进行电位输出。
然后，译码电路101将开关143与开关145其中之一所输出的电位作为输出信号(OUT)输出。例如，输入数据D0、D1以及D2分别为“H”、“L”、“H”时，将开关119、123、127、131、137、141及143分别对应的电位输出。相反，开关121、125、129、133、135、139及145不进行电位输出。其结果，由开关123、137、及143所输出的电位107作为译码电路101的输出信号(OUT)而输出。如上所述，由于竞赛图方式使开关排列兼具译码功能，可为以最小的元件数就可实现的DAC。
图15为在图14中将开关以低耐压开关晶体管表现的电路图。
作为电源，使其高电位为VH＝5v，低电位为VL＝0v。Inverter(逻辑电路)的电源也是VDD＝5v，VSS＝0v。在此情况下，译码电路内的晶体管的栅极被供给“H”＝5v、“L”＝0v。由输入数据D0～D2所选择的晶体管为ON，将所选择的电位进行输出。而且，若VDD为3v，需要将3v信号转换成5v的电平移位电路。
在图15中，对应于图14的开关119、121、123、125、135、137及143的晶体管为P沟道的晶体管(Pch_Tr)，对应于开关127、129、131、133、139、141及145的晶体管为N沟道的晶体管(Nch_Tr)。在此，由于Pch_Tr当栅极供给“L”＝0v时为“ON(连通)”，供给“H”＝5v时为“OFF(断开)”，因此在VH侧ON阻抗变小。又，由于Nch_Tr当栅极供给“H”时为ON，供给“L”时为“OFF”，因此在VL侧ON阻抗变小。
其它的DAC是使用开关晶体管的栅极信号进行译码的。
图16为使用开关晶体管的栅极信号进行译码的，3位的情况的电路图。使用连接于开关晶体管的栅极的NAND或NOR电路进行译码，选出一个“ON”的开关晶体管而进行输出。
图17为6位的情况的电路图。上位的译码电路与下位的译码电路串联而6位化。在此方式的电路中，从电源VH与VL的阻抗分割所做出的选择电位点到输出为止的开关晶体管，其串联级数可变少。而且，图17是VH附近的九个电位的选择电路中，省略后方。在6位的情况下，具有64个选择电位点。
又，在图16、图17中，作为电源的电位VH为5v以上的高压电的情况下，例如为15v。VL为0v。由于VH为高电压，译码电路内的开关晶体管以及HAND电路、NOR电路、INVERTER电路、电平移位电路内的晶体管等全部由高耐压晶体管HV_Tr所构成。HV_Tr的ON阻抗大，而且在VH与VL的中间电压附近，衬底偏压效果更加显著而使ON阻抗更大。在此情况下，在开关晶体管上有时使Pch_Tr与Nch_Tr双方并联来使用。而且，在输入数据为5v(或3v)信号的情况下，由电平移位电路转换成15v而使用。
专利文献1David Johns著“Analog Integrated Circuit Design”，John Wiley&Sons Inc，1996年11月15日，p.463-465发明内容发明所要解决的问题但是，现在，在电视或OA机器等的大型影像显示装置中，要求高清晰度及多灰度化。此外同时要求伴随着竞争及市场的成熟的低价格化。高清晰度意味着像素数的增加，也意味着供给模拟电压至像素的DAC个数的增加(一个像素是由红(R)、绿(G)、蓝(B)三色的子像素所构成，一个子像素需要一个DAC)。多灰度化意味着DAC的多位化。还有，在大型影像显示装置中使用高压电，因此需要使用高耐压晶体管HV_Tr的高电压用DAC(HV_DAC)。而且，将数百个DAC积聚在一个芯片上的构件称为驱动IC，在大型影像显示装置中，从十几个到几十个地使用该此驱动IC。
当将HV_Tr用于竞赛图方式的DAC时，例如n位的DAC的情况下，n级HV_Tr所构成的开关进行串联，使ON阻抗变大，对高速转换性能产生妨碍。而且，由于上述的衬底偏压效果，在VH与VL的中间电压附近，必须合并使用开关晶体管的Pch_Tr以及Nch_Tr，元件数量也会增加。
还有，通过开关晶体管的栅极信号而进行译码，在减少开关晶体管的串联级数的情况下，HAND或NOR电路也必须进行多输出。其结果在HAND或NOR电路内，可实施HV_Tr的串联，从而通过衬底偏压效果使晶体管的Vt(阈值电压)上升，会产生动作不良等问题。为了防止这样的情形，四个输出以上分解成三个输入以下的逻辑电路。但是，在此情况下，元件数会增加，多使用元件尺寸大的HV_Tr会造成DAC尺寸的扩大，而且会对积聚数百个DAC的芯片尺寸造成极大的影响。
这样，在现有的技术中，多位化以及在影像显示装置上多灰度化，从芯片尺寸或成本以及性能而言非常困难。
因此，本发明的目的在于提供一种半导体装置，即使多位化也可抑制芯片尺寸的增大，而且还可确保性能及动作的可靠性。
此外，本发明的其它目的在于提供一种电平移位电路，该电平移位电路适用于上述半导体装置。
解决问题的技术方案技术方案(1)所记载的发明是将在第一电位和高于上述第一电位的第二电位之间所产生的电压进行分压，可根据输入信号将分压所产生的多个电位中任何一个电位输出，由上述分压所产生的多个电位以电位电平顺序被分成多个组，该半导体装置包括多个元件群，每个群分别对应于上述各组而设置，可根据输入信号将对应的组内的电位中任何一个电位输出；输出元件群，可根据输入信号，将上述多个元件群可输出的电位中任何一个电位输出；以及电平移位机构，可将输入信号的电位进行电平移位，上述输出元件群通过施加上述第一电位与第二电位之间的电压而动作，上述多个元件群通过分别施加对应组的电位间电压而动作，上述电平移位机构将输入信号的电位，电平移位到为上述输出元件群与上述多个元件群分别动作所需的电位，并施加。
这样，在输出元件群上施加第一电位与第二电位之间的电压，若第一电位与第二电位之间的电压为较大值，则需要所谓的高耐压半导体元件，但在多个元件群中的各元件上仅施加分别对应的比第一电位与第二电位之间电压小的值的组的电位间的电压即足够，通过发展分组化而可限使所谓低耐压半导体元件，极力使用高耐压半导体元件并非必要。特别是，使用低耐压半导体元件的结果，即使多位化的多级构造的级数变多，可抑制作为元件使用的开关晶体管中ON阻抗的增加。
此外，上述半导体装置可安装数字/模拟转换器、模拟/数字转换器、驱动器、译码器等而利用。还有，也可安装到多位化发展的影像显示装置(例如液晶显示装置)，使用于高电压化的电源亦可。
技术方案(2)，如技术方案(1)所述的半导体装置，上述多个元件群的元件是比上述输出元件群的元件耐压低的元件。
技术方案(3)，如技术方案(1)或(2)所述的半导体装置，其特征在于，上述多个元件群的至少一个元件群的构成是，在对应的电位组中含有2n个电位，并将多个元件n级排列，其中，第i级(i为1以上n以下的整数)包括2i个元件。
技术方案(4)，如技术方案(1)或(2)所述的半导体装置，上述多个元件群的至少一个元件群含有这样构成的元件相对于对应的电位的组中所含的电位数n和log2n以上的整数m，将n个元件排列m级。
技术方案(5)，如技术方案(1)或(2)所述的半导体装置，上述各元件群具有闩锁机构，该闩锁机构基于所输入的复位信号，选择输出停止状态或者可输出状态。
技术方案(6)，如技术方案(1)至(5)的任意一项所述的半导体装置，其特征在于，上述电平移位机构基于所输入的输入信号电位，直接生成必要的电位输出信号，并输出。
技术方案(7)，如技术方案(1)至(6)的任意一项所述的半导体装置，上述电平移位机构由比上述输出元件群的元件耐压低的元件构成。
技术方案(8)，如技术方案(1)至(7)的任意一项所述的半导体装置，上述电平移位机构具有元件群间电平移位机构，该元件群间电平移位机构位于相互邻接的第一元件群和第二元件群之间。
技术方案(9)，如技术方案(8)所述的半导体装置，上述元件群间电平移位机构将施加到上述第二元件群的电位，电平移位到为上述第一元件群动作所必须的电位，并施加。
技术方案(10)的发明是一种半导体装置，将在第一电位和高于上述第一电位的第二电位之间所产生的电压进行分压，可根据输入信号将分压所产生的多个电位中任何一个电位进行输出，由上述分压所产生的多个电位以电位电平顺序被分成多个组，该半导体装置包括多个元件群，每个群分别对应于上述各组设置，可根据输入信号将对应的组内电位中的任何一个电位输出；以及输出元件群，可根据输入信号，将上述多个元件群可输出的电位中的任何一个电位输出，上述输出元件群通过施加上述第一电位与第二电位之间的电压而进行动作，上述多个元件群通过分别施加对应组的电位间的电压而动作。
技术方案(11)的发明是一种电平移位电路，将输入信号的电位进行电平移位，其包括将第一电位或者是高于第一电位的第二电位的输入信号输入的电容装置；以及连接于上述电容装置的闩锁电路(latch)，上述闩锁电路与上述第一电位的输入信号输入到上述电容装置的动作应对，直接生成第三电位的输出信号并输出，与比上述第一电位高的第二电位的输入信号输入到上述电容机构的动作应对而直接生成第四电位的输出信号并输出。
这种电平移位电路也是结构上连续地连接，可进行逐级的电位的电平移位的结构。即使使用(1)中所记载的半导体装置时，也可在各组供给必要的不同的电位的电压。
此外，在本发明中，元件群是利用在玻璃等绝缘体上制造晶体管的SOI(Silicon On Insulator)技术而实现的。
发明的效果如以上所述，根据本发明的半导体装置，发展至多位，即使是对整个装置要求高耐压的情况下，也可限于使用低耐压的元件，由于不一定要使用高耐压元件，可降低芯片尺寸，也可降低成本。又，可使用低耐压半导体元件的结果，即使为了多位化而增加多级构造的级数，由于可抑制作为元件使用的开关晶体管中ON阻抗的增加，不会使高速变换性能降低。
还有，根据本发明的电平移位电路，构造上连续性地连接，而可进行逐级的电位的电平移位的结构。即使使用(1)所记载的半导体装置时，也可在各组供给必要的不同的电位的电压，因此在闩锁电路中可使用低耐压半导体元件，不一定要使用高耐压半导体元件，降低芯片尺寸的同时降低成本，并使动作可靠。而且，由于使用电容装置，将输入信号中的直流成分截断，由于使用交流成分，可进行任意电压值的电平移位。
图1是本发明的实施方式中高耐压数字/模拟转换器HV_DAC的简要框图。
图2是图1的HV_DAC的一个具体例的图。
图3是表示以晶体管实施图2所示的具体例的图。
图4是表示在图1的元件群11～15为多级构造的情况下，元件群内的元件(特别是构成最终级(最接近输出的级)的元件)与所施加的电压之间的关系的图。
图5是HV_DAC具有元件群11～13与输出元件群15的示意图。
图6是图1的HV_DAC的另一具体例，将开关晶体管以位数排列于各选择电位示意图。
图7是图1的HV_DAC的另一具体例，以开关晶体管的栅极信号进行译码，减少开关晶体管的串联级数。
图8是图1的HV_DAC的另一具体例，以开关晶体管的栅极信号进行译码的方式，不使用HAND或NOR而用闩锁电路进行。
图9是在使用HV_Tr形成的电平移位电路中，初期状态DATA＝L时的电位状态图。
图10是在与图9相同的电平移位电路中，DATA为“H”时的电位状态图。
图11是在使用HV_Tr形成的电平移位电路中，不产生负偏压(back bias)的示意图。
图12是在使用LV_Tr形成的电平移位电路中，DATA＝L时的电位状态图。
图13是在与图12相同的电平移位电路中，DATA从L迁移至H时的示意图。
图14为输入数据为3位的数字值时以竞赛图方式形成译码电路101的示意图。
图15为图14中，将开关置换为晶体管的示意图。
图16为以开关晶体管的栅极信号进行译码，3位的情况下的电路图。
图17为与图16相同以开关晶体管的栅极信号进行译码，在6位的情况下的电路图。
其中，附图标记说明如下1～译码电路11～元件群13～元件群15～输出元件群17～电平移位部具体实施方式
图1是本发明的实施方式的高耐压数字/模拟转换器(HV_DAC)的简要框图。
在图1中，将第一电位VL与高于第一电位VL的第二电位VH之间所产生的电压被分压成电位3～9。在此，电位3为电位VH，电位9为电位VL。译码电路1是根据输入信号D0～DN-1而可将分压所产生的多个电位3～9的任意一个电位进行输出的电路。
由分压所产生的多个电位3～9是如电位3～5、…、电位7～9，依据电位电平顺序分为多组。
译码电路1具有多个元件群11～13、输出元件群15以及电平移位部17。
多个元件群11～13分别对应于上述各分组而设置，根据输入信号而可将所对应的组内的电位的任一电位输出。在图1中，元件群11可将电位3～5任意一个进行输出，对其它的元件群也是相同。
输出元件群15是根据输入信号而可将上述多个元件群11～13可输出电位中的任意一个电位进行输出。
电平移位部17可将输入信号D0～DN-1的电位进行电平移位。
接着，说明图1的HV_DAC的动作。
输出元件群15通过施加第一电位VL与第二电位VH之间所产生的电压进行动作。还有，多个元件群11～13通过分别施加对应的组的电位之间的电压而进行动作。例如，元件群11通过施加电位3～5之间的电压而动作。
输出元件群15与多个元件群11～13，例如使用pMOS晶体管或nMOS晶体管作为元件，必须在硅衬底中形成与衬底相异的区域，将作为该区域的阱(well)由衬底电位使用可分离的例如三阱工艺(triple well process)实现，或者使用在玻璃等的绝缘体上制造晶体管的SOI(Silicon On Insulator绝缘体上的硅)技术实现。由于输出元件群15是通过施加从第一电位VL到第二电位VH为止的高电压而进行动作，输出元件群是使用高电压晶体管(high-volt transistor)HV_Tr等的高耐压晶体管等实现的。对此，由于多个元件群11～13是通过分别施加对应的组的电位间的电压而动作，所以这些元件群11～13可使用低电压晶体管LV_Tr等而实现。由于HV_Tr仅用于接近输出(OUT)的晶体管，所以从选择电位点到输出的ON阻抗变小。
电平移位部17，将输入信号D0～DN-1的电位进行电平移位至输出元件群15与多个元件群11～13分别动作所必须的电位而进行施加。
图2是表示本发明的实施方式的一个具体例的图。
在图2中，在第一电位VL与第二电位VH之间所产生的电压被分压成电位19～25。电位19～25分组为电位19～21以及电位23～25。在此，输入信号D0～DN-1为数字值的输入数据，对应于5v以上的例如5v～10v的高电位“H”的电位为VH，对应于“L”的电位为VL。然后，电位19为电位VH，电位23为电位VM，电位25为电位VL。
译码电路1’具有元件群27及29、输出元件群31、电平移位部组33以及电平移位部35。图2的元件群27及29对应于图1的元件群11～13，图2的输出元件群31对应于图1的输出元件群15，图2的电平移位部组33与电平移位部35合并而成的结构对应于图1的电平移位部17。
元件群29是例如图14所示的多级构造，通过施加电位VM与电位VL之间所产生的电压而动作，由此根据输入信号D0～DN-2可将电位23～25的任意一个电位进行输出。
电平移位部组33将输入信号D0～DN-2的电位电平移位至电位VH或电位VM而施加于元件群27。
元件群27是例如图14所示的多级构造，通过施加电位VH与电位VM之间所产生的电压而动作，由此根据输入信号D0～DN-2可将电位19～21的任意一个电位进行输出。
电平移位部35将输入信号DN的电位电平移位至电位VH或电位VL而施加于输出元件群31。
输出元件群31通过施加电位VH与电位VL之间的电压而进行动作，由此根据输入信号DN，元件群19与29可将可输出的电位中任意一个电位进行输出。
图3是表示由晶体管而实现图2的HV_DAC的图。
在图3中，VL＝0v，VM＝5v，VH＝10v。在图3中，各开关是使用可将阱(well)从衬底电位分离的工艺而实现的，或者是利用上述SOI技术而实现的。VL与VM之间形成与图14的LV_DAC相同的结果。因此，可直接使用输入数据的0～5v。虽然VM与VH之间也是与图14的LV_DAC相同的结构，但Pch背栅为VH，Nch背栅为VM。而且，栅极信号，其将输入数据信号进行电平移位而成为“H”＝10v，“L”＝5v。由此，VM＝5v以及VH＝10v之间的高耐压可用低电压晶体管LV_Tr而达成。而且，同样地，10v以上的高电压也可用LV_Tr作成。而且，在图3中省略10v以上的电路。
由于在接近输出(OUT)的晶体管上施加从VL＝0v到VH＝10v的高电压，这些晶体管是以HV_Tr做成。由于HV_Tr仅使于接近输出(OUT)的晶体管，从选择电位点至输出的ON阻抗变小，该选择电位点由VH、VM、VL的阻抗分割而作成。
因此，图3的多位的HV_DAC，首先就使用比HV_Tr尺寸小的、LV_Tr来作成所以芯片尺寸的观点而言是较优良的。而且由于ON阻抗变小所以性能的观点而言也是优良的。
此外，图1的元件群11～13为多级构造的情况下，例如可以像图4的元件群40这样而构成。
具体来说，图4的元件群40根据输入信号可将电位37～43的任意一个电位进行输出。元件群40具有以电位37与电位39之间所产生的电压而动作的元件群45，以电位41与电位43之间所产生的电压而动作的元件群47，以电位37与电位43之间所产生的电压而动作的元件49及51，以及电平移位部53。然后，元件群45与元件群47，可分别根据输入信号将电位37～39以及电位41～43中任意一个电位进行输出。元件49与元件51，可根据输入信号而输出元件群45与元件群47可输出电位中的任意一个电位。电平移位部53将输入信号的电压进行电平移位而施加至元件群45。这样，图1的元件群11～13为多级构造的情况下，至少构成最终级的元件通过施加所对应的组的电位间的电压而进行动作即可，因此根据所施加电压值的大小进行电路设计。
还有，如图5所示，译码电路1”可不包含电平移位部17，而抓住具有输出元件群15和元件群11～13的特征。
图6为在各选择电位的每一个上，按位数来排列开关晶体管的译码方式。虽然与竞赛图方式相比，元件数变多，但由于是仅排列相同尺寸的晶体管，具有配置简单的优点。
而且位数变多，虽然是LV_Tr，在ON阻抗变得过大的情况下，与HV_DAC相同，以晶体管的栅极信号进行译码，而减少晶体管的串连级数。虽然图7中将6位分成3、2、1的情况，但是也可分成5、1。LV_Tr可为四个输入以上的逻辑电路(HAND(与非)、NOR(或非))，由于不必转换成3个输入以下的逻辑电路，元件数未增加。对于n位，以对性能与元件数两者考虑后以最佳化的比例来设计。
虽然图8是对晶体管的栅极信号进行译码的方式，但其为不使用HAND及NOR而以闩锁电路来进行译码的方式。RESET信号必须更新，元件数目也增加。电路1与2的相异处仅使用电源不同而已。在通过译码决定一个选择电位的位置之前，需要由RESET使全体成为一次未选择状态，仅此部分与其它译码电路的动作不同。还有，在RESET期间，自动地使全体成为未选择状态，若解除RESET则自动成为对数据进行译码的电路，并无RESET与数据的输入时序规定。而且，在图8中，电路1及2中的D0～D4及RESET分别为信号D0～D4以及RESET通过二级反相器(inverter)后的信号(正相信号)。还有，电路1及2中的XD0～XD4及XRESET分别为信号D0～D4及RESET通过反相器的信号(倒相信号)。
而且，虽然有电源VH及VL与逻辑电路的电源VDD及VSS不同的情况(例如，VH＝1 5v，VL＝0v，VDD＝3v，VSS＝0v等)，但是通过使用电平移位电路可形成与本实施例相同的HV_DAC。
接着，针对电平移位电路进行说明。认为是电平移位电路有两个。一个是用HV_Tr构成的，而另一个是仅用LV_Tr构成。
图9与图10是表示使用HV_Tr所构成的电平移位电路图的动作的图。
首先，图9是表示作为初始状态DATA＝“L”的情况下的图。INV1的输出为“H”＝5v，INV2的输出为“L”＝0v。晶体管T1为“OFF”，T2为“ON”。由于T2为“ON”，T2的漏极电压为0v。T3的栅极与T2的漏极连接，T3的栅极为“L”＝0，因此T3为“ON”。由于T1为“OFF”，所以T3的漏极电压为10v＝“H”。T4的栅极与T3漏极连接，T4为“OFF”。
接着，T5的栅极与T2的漏极连接而成为“ON”，T6的栅极与T3的漏极连接而成为“OFF”。T8的栅极电压由于T5成为“ON”所以10v。此电压比T8的源极电压5v大，比使晶体管成为“ON”用的阈值电压大，而使T8为“ON”。由于T8为“ON”，所以T8栅极电压为5v。T7的栅极与T8的漏极连接，因此T7为“OFF”。
综上所述，T1＝“OFF”，T2＝“ON”，T3＝“ON”，T4＝“OFF”，T5＝“ON”，T6＝“OFF”，T7＝“OFF”，T8＝“ON”，输出为5v。
同样地，从T9至T16的电路，也为T9＝“OFF”，T10＝“ON”，T11＝“ON”，T12＝“OFF”，T13＝“ON”，T14＝“OFF”，T15＝“OFF”，T16＝“ON”，输出为10v。
接着，图10是表示DATA为“H”的情况的图。在DATA为“H”的情况下，上述电路状态全部被倒相，在从T1至T8的电路中输出10v，在从T9至T16中输出15v。
然而，在图9及图10的电路中具有两个问题点，第一个问题是DATA信号0～5v在电平移位的初级(T1至T4以及T9至T12)，必须完全放大为0～10v或0～15v。DATA信号的振幅与0～3v等小，而且电源需要15v以上的高电压的情况下等，由于要求极大的放大率，所以有可能会产生动作不良等问题。
第二个问题点是T7与T8、T15与T17具有衬底偏压的效果。通常，衬底偏压未产生衬底偏压(源极电压与背栅极电压等电位)，阈值电压大约1V。但是若衬底偏压变大(源极电压与背栅极电压有差别)，则为了使晶体管为ON，阈值电压会变大，最坏的情况还有可能无法ON。
上述第二问题可用图11的电路来应对。在图11的电路中，准备可使Well从衬底电位分离的工序，使衬底偏压不会产生。然而，即使是图11的电路也无法解决第一个问题点。
图12与图13是表示使用LV_Tr而构成的电平移位电路的动作的图。
首先，图12为DATA＝“L”的情况的电位状态图。T1与T3、T2与T4分别形成有反相器。这两个反相器以本身的输入称为对方的输出，对方的输入称为本身的输出的方式，而形成有锁扣电路。T9与T11、T10与T12也是同样。该锁扣电路在电源(5v、10v、15v)连通时，必定输出“H”或“L”其中之一而稳定。
在此，T1、T3_INV(T1与T3形成的反相器)输出“L”＝5v，T2、T4_INV输出“H”＝10v，T9、T11_INV输出“L”＝10v，T10、T12_INV输出“H”＝15v。
由于T1、T3 INV输出“L”＝5v，所以T7为“ON”，T7的漏极电压为10v。然后，T5的栅极电压为“H”＝10v，T5也为“ON”。另一方面，由于T2、T4_INV输出“H”＝10v，所以T8为“OFF”。T6的栅极电压为在5v附近的“L”电压，T6为“OFF”。
同样地，T15、T13为“ON”，T13的栅极电压为15v，T16与T14为“OFF”，T14的栅极电压成为10v附近的电压。
接着，图13是表示DATA从“L”迁移至“H”的情况的图。INV1的输出从“H”到“L”，电压振幅5v(AC成分为5v)。该振幅经过电容器C1而使T5的栅极电压下降。T5的栅极电压下降至什么程度根据T7的ON阻抗与C1的阻抗(＝1/ωC)的阻抗比来决定。若将T7的ON阻抗设定成充分大于C1的阻抗，T5的栅极电压大体上下降5v而成为5v＝“L”(DC10v-AC5v＝5v)，T5为“OFF”。
另一方面，INV2的输出从“L”提升到“H”振幅为5v(AC成分5v)。该振幅通过电容器C2而使T6的栅极电压上升。由此，当T6为“ON”而降低T8的栅极电压时，T8为“ON”而使T6的栅极电压更为上升。即，产生正反馈。由此，T6与T8完全为“ON”，并将T6的栅极电压固定在10v＝“H”。在此，当T6的驱动能力变大时，可使T1、T3 INV与T2、T4_INV得到的闩锁电路倒相。当闩锁电路倒相，T1、T3_INV的输出成为“H”＝10v时，T7为“OFF”，T5的栅极电压仍然保持在“L”电平。
将闩锁电路的输出以INV3、INV4进行一次波形整型，同样地通过C3、C4，T9、T11_INV以及T10、T12_INV使闩锁电路倒相。
在电容器中，将DC电压分压，而仅用AC成分使闩锁电路倒相，因此可从0～5v的信号作出任意电压值的电平移位信号。如果省略C1、C2、5～10v的闩锁电路，用INV1驱动C3，用INV2驱动C4，则可通过0～5v的信号直接制作10～15v的信号。
LV逻辑的迁移时间非常短，为高频。因此，电容器C的阻抗(＝1/ωC)即使电容器变小也可得到相当低的阻抗。因此，图12与图13所示的电平移位电路能够比使用HV_Tr的电平移位电路小。
而且，在6位的情况下，当将现有技术(参考图17)与本发明的实施例(参照图3)相比较时，估计面积约为其1/6。
权利要求
1.一种半导体装置，将在第一电位和高于上述第一电位的第二电位之间所产生的电压进行分压，可根据输入信号将分压所产生的多个电位中任何一个电位输出，其特征在于，由上述分压所产生的多个电位以电位电平顺序被分成多个组；该半导体装置包括多个元件群，每个群分别对应于上述各组设置，可根据输入信号将对应的组内的电位中任何一个电位输出，输出元件群，可根据输入信号，将上述多个元件群可输出的电位中任何一个电位输出，以及电平移位机构，可将输入信号的电位进行电平移位；上述输出元件群通过施加上述第一电位与第二电位之间的电压而动作；上述多个元件群通过分别施加对应组的电位间的电压而动作；上述电平移位机构将输入信号的电位，电平移位到为上述输出元件群与上述多个元件群分别动作所需的电位，并施加。
2.如权利要求1所述的半导体装置，其特征在于，上述多个元件群的元件是比上述输出元件群的元件低耐压的元件。
3.如权利要求1或2所述的半导体装置，其特征在于，上述多个元件群的至少一个元件群的构成是，在对应的电位组中含有2n个电位，并将多个元件n级排列，其中，第i级(i为1以上n以下的整数)包括2i个元件。
4.如权利要求1或2所述的半导体装置，其特征在于，上述多个元件群的至少一个元件群含有这样构成的元件相对于包含在对应的电位组中的电位数n和log2n以上的整数m，将n个元件排列m级。
5.如权利要求1或2所述的半导体装置，其特征在于，上述各元件群具有闩锁机构，该闩锁机构基于所输入的复位信号，选择输出停止状态或者可输出状态。
6.如权利要求1～5的任意一项所述的半导体装置，其特征在于，上述电平移位机构基于所输入的输入信号电位，直接生成必要的电位输出信号，并输出。
7.如权利要求1～6的任意一项所述的半导体装置，其特征在于，上述电平移位机构由比上述输出元件群的元件耐压低的元件构成。
8.如权利要求1～7的任意一项所述的半导体装置，其特征在于，上述电平移位机构具有元件群间电平移位机构，该元件群间电平移位机构位于相互邻接的第一元件群和第二元件群之间。
9.如权利要求8所述的半导体装置，其特征在于，上述元件群间电平移位机构将施加到上述第二元件群的电位，电平移位到为上述第一元件群动作所需的电位，并施加。
10.一种半导体装置，将在第一电位和高于第一电位的第二电位之间所产生的电压进行分压，可根据输入信号将分压所产生的多个电位中任何一个电位进行输出，其特征在于，由上述分压所产生的多个电位以电位电平顺序被分成多个组；该半导体装置包括多个元件群，每个群分别对应于上述各组设置，可根据输入信号将对应的组内的电位中的任何一个电位输出，以及输出元件群，可根据输入信号，将上述多个元件群可输出的电位中任何一个电位输出；上述输出元件群通过施加上述第一电位与第二电位之间的电压而进行动作，上述多个元件群通过分别施加对应的组的电位间电压而动作。
11.一种电平移位电路，将输入信号的电位进行电平移位，其特征在于，上述电平移位电路包括电容机构，其输入输入信号，闩锁电路，其连接于上述电容机构；上述闩锁电路与第一电位的输入信号输入到上述电容机构的动作应对，直接生成第三电位的输出信号并输出，与比上述第一电位高的第二电位的输入信号输入到上述电容机构的动作应对，直接生成第四电位的输出信号并输出。
全文摘要
本发明提供一种半导体装置，即使多位化也可抑制芯片尺寸的增大。将电位VH与电位VL之间所产生的电压进行分压，可根据输入信号D0～DN－1而将通过分压产生的多个电位3～9中任何一个电位输出的高耐压数字/模拟转换器1，其包括多个元件群11、13、输出元件群15、以及将输入信号的电位进行电平移位成供输出元件群15与多个元件群11、13分别动作所需的电位而施加的电平移位部17，多个电位3～5以电位电平顺序而形成多个组，多个元件群11、13是分别对应于各组而设置，施加所对应的组的电位间电压而动作，并根据输入信号将所对应的组内的电位的任何一个电位进行输出，输出元件群15是施加VH与VL之间的电压而动作，并根据输入信号，多个元件群11、13输出可输出电位的任何一个电位。
文档编号H03K19/0185GK101084627SQ20058004374
公开日2007年12月5日 申请日期2005年12月27日 优先权日2004年12月28日
发明者内田康久 申请人:内田康久