用分数减小信号的采样频率的采样率转换器的制作方法

专利名称：用分数减小信号的采样频率的采样率转换器的制作方法
技术领域：
本发明涉及采样率转换，这作为模数转换器(ADC)或数字下变频器(DDC)的一部分可能是必需的。
背景技术：
模数转换器(ADC)越来越多地基于过采样技术，比如∑Δ体系结构。图1示出了∑Δ模数转换器(ADC)中所使用的简单体系结构。模拟∑Δ调制器11接收模拟输入信号10并产生高速率低位宽的数字信号12。然后，将该信号加到数字抽选级13，该数字抽选级13将该信号转换成更低速率更高位宽的数字信号14。该∑Δ调制器11可以是单位或多位调制器。
一种流行的抽选器解决方案是级联积分梳状(CIC)滤波器，它由E.B.Hogenauer首先提出。如图2所示，CIC滤波器包括一连串三个积分器21、按速率R工作的下采样器(down-sampler)22以及一连串的三个梳状滤波器23。该CIC滤波器从硬件资源方面来说非常经济，并且还具有这样一个优点，即转移函数具有取决于抽选率(R)的正弦特征。然而，该解决方案无法用分数实现抽选。
如图3所示，另一个可能性是在抽选器的第一级中使用用于抗混叠滤波器的FIR滤波器24。抗混叠滤波器24之后是下采样器25。在频率域中，该FIR滤波器将具有SINC3特征。在这种情况下，在抽选因子的值(D)和滤波器的特征之间将没有直接相关性。这具有这样一个缺点，即抽选因子的变化需要一组新的FER.滤波器系数。此外，对于大数值的抽选因子，FIR滤波器需要大量的系数。准确的系数个数是3D-2。
在各种应用中越来越需要用用分数(即用非整数)从ADC的∑Δ调制器中抽选比特流。用分数实现抽选的典型解决方案是对比特流执行插值操作，之后对比特流执行抽选操作。插值和抽选操作的组合实现了期望的分数转换率。包括此类插补器和抽选器的装置通常被视为采样率转换器(SRC)。图4示意性地示出了一个采样率转换器。具有采样频率Fin的输入信号X(z)被上采样26到频率Fint，通过滤波器27，再被下采样28到采样频率Fout。如图所示，这可以另外通过HR滤波器和另一个下采样级。滤波器27对上采样器26执行反成像滤波并对下采样器28执行抗混叠滤波。
图5示出了一种已知的由Analog Devices公司制造且用在集成电路中的采样率转换器，其标识代码为AD6535。采样率转换器40包括分数上采样功能，它使用与二阶CIC抽选器42级联的∑Δ调制器41。∑Δ调制器41专用于采样率转换器40。随后，四阶CIC 44用因子8来抽选。US 5,625,359(Wilson等人)中描述了一种相似的技术，其中改变∑Δ调制器的时钟速率以实现模拟信号的非均匀采样率。该排列方式的一个问题是，只可以使用最大阶为2的CIC滤波器42，因此需要另一级的滤波44和抽选。另一个问题是，它需要附加的∑Δ调制器。这两个问题带来了一个缺点，即还需要芯片空间和功率来实现。
本发明寻求提供用分数执行采样率转换的备选方式。特别是，本发明寻求提供需要更少滤波级且需要更少芯片空间来实现的采样率转换器。

发明内容
采样率转换器用分数U/D来减小信号的采样率，此处U表示上采样率而D表示下采样率。该转换器包括用于按第一速率接收输入数据流的输入以及FIR滤波级。FIR滤波级包括一组D多相滤波分支，各分支包括一组对输入信号样品进行操作的滤波系数。该转换器还包括换向开关，它选择性地将输入数据流的样本连接到多相滤波分支之一，该开关被安排成在通过滤波分支的循环周期期间跳过每个U-I滤波分支。输出按第二数据速率输出了输出数据流，该第二数据速率低于第一数据速率。
该采样率转换器具有不需要对输入数据流进行上采样的优点。这便不需要对那些仅被丢弃的样本执行计算。这减少了滤波器中所需的计算量。这也避开了在高频下工作的需要，在集成电路上高频并不容易获得。该采样率转换器也可以具有这样的优点，与常规采样率转换器相比它减少了所使用的滤波级的总数，因为FIR滤波级可以提供高度抗混叠滤波。较佳地，FIR滤波级具有SINC3响应。这将在等于Fout倍数的频率处具有空值，从而利用此类功能确保混叠的最佳可能的衰减。在采样率转换器内应用高水平滤波可以除去先前需要的SINC4滤波器(参照图5中的SINC4滤波器44)。这允许减小芯片面积和功耗。
较佳地，滤波系数是根据需要而计算的。这在改变数字信号采样率的过程中提供了灵活性，并且减小了滤波系数所需的存储量。通过选择U和D的值，便可以实现任何分数转换率。特定滤波系数是由该系数在FIR滤波器内的指数位置(这取决于上采样率U)以及采用该指数并计算该系数的公式(这取决于下采样率D)来确定的。
较佳地，各多相滤波分支包括N个系数乘法级，其中系数与输入样本相乘。该转换器包括N个乘法器和累加单元，各乘法器和累加单元排列成执行多个滤波分支的系数乘法级并累加这些结果。这可以通过重新安排滤波级的各元素而实现，并且具有减少执行滤波所需硬件量的优点。这样，少量乘法器和累加单元被重新使用以执行所需的滤波分支的乘法级。各乘法器和累加单元被有效地分配到一列滤波级。有可能在每个开关周期之后将来自一个乘法器和累加单元的累加的数据值移至另一个乘法器和累加单元，使得总是从一个乘法器和累加单元中取出输出样本。或者，可以按这样一种方式来管理应用于系数乘法级的系数，使得各乘法器和累加单元可以在一系列N个开关周期内累加这些结果并在各开关周期之后从乘法器和累加单元之一中取出输出样本。在N个开关周期中的每一个开关周期中，N个乘法器和累加单元中不同的一个乘法器和累加单元轮流地提供输出样本。这具有另一个优点，即减小了硬件内数据移动的量。
该采样率转换器可以用作模数转换器(ADC)链的一部分，其中需要它来执行分数值的抽选，或者可以用作数字链的一部分(比如数字下转换器(DDC))，其中需要减小采样率。
本发明的另一个方面提供了一种用于执行采样率转换的方法。
本文所描述的采样率转换器可以用像专用集成电路(ASIC)这样的硬件来实现，或者可以用执行指令(例如，软件)的更通用的处理平台来实现，从而执行采样率转换。因此，本发明的另一个方面提供了一种带有使处理器执行采样率转换方法的任何步骤的指令的机器可读介质。这些指令可以存储在电子存储设备、硬盘、光盘或其它机器可读存储介质上。


下文将参照附图描述本发明的实施方式图1示出了常规∑Δ模数转换器的各个级；图2示出了使用常规级联积分梳状(CIC)滤波器的抽选器；图3示出了基于使用SINC3 FIR滤波器的抽选器；图4示意性地示出了采样率转换器(SRC)；图5示出了使用SINC2 CIC滤波器和SINC4 CIC滤波器的采样率转换器的已知形式；图6示出了使用SINC3 FIR滤波器的采样率转换器；图7示出了图6的FIR滤波器的多相形式；图8和9示出了多相滤波器的变形以消除上采样单元；图10示出了使用多相滤波器所得的采样率转换器；图11以扩展形式示出了图10的多相滤波器，从而示出了各个单独的元件；图12示出了如何可以重新安排图11的滤波器；图13示出了乘法器和累加器(MAC)单元到图12的滤波器列的分配过程；图14示出了图13的滤波器的硬件实现方式；图15是示出了滤波器的操作的表格；图16和17是描述了硬件的操作的流程图；图18A和18B将本发明的转换器的输出谱性能与图5所示转换器进行对比；图19示出了根据本发明另一实施方式的采样率转换器，它具有带SINC2响应的FIR滤波级；以及图20示出了根据本发明另一个实施方式的采样率转换器，它具有带SINC4响应的FIR滤波级。
具体实施例方式
下文将结合特定的实施方式并参照附图来描述本发明，但本发明并不限于此，而是仅由权利要求书来限定。所描述的附图仅是示意性的，而非限制性的。
本发明的应用并不限于其在下文的说明中所阐明的或附图中所示出的各部件的详细结构和排列方式。本发明能够采用其它实施方式且能够按各种方式来实践或实现。此外，本文所用的措词和术语是以描述为目的且不应该被视为具有限制性。术语“包括(including)”、“包括(comprising)”、“具有(having)”、“包含(containing)”或“涉及(involving)”及其变化都意指包括列于其后的项及其等效的项以及附加的项。
再参照图6，这示意性地示出了用于构成本发明所用之基础的采样率转换器(SRC)。图6示意性地示出了基于SINC3FIR滤波器的采样率转换器(SRC)。上采样模块51以速率Fin接收数据并以速率Fint输出数据。具有SINC3响应的FIR滤波器52对上采样数据进行操作，并且将所得的信号加到下采样模块53上以便按速率Fout输出数据。这可以接下来被应用于HR低通滤波器54和另一个下采样模块55。上采样的过程将各自具有零数值的附加样本插入输入数据流。
此类SRC的主要问题之一是速率为Fint的时钟信号通常在电路上并不存在。下面的表格给出了两个示例情况，其中用因子16对数据进行上采样并用因子325对其进行下采样从而实现了分数转换率16/325。对于输入数据速率65OkHz，上采样数据将具有10.4MHz的Fint速率，对于输入数据速率1.3MHz，上采样数据将具有20.8MHz的Fint速率。这些Fint值可能大得惊人。

使用FIR SINC3滤波器还有一个问题，即有必要使用大量的需本地存储的系数并且这些系数随抽选因子D而变化，即针对各个抽选因子都需要一组不同的系数。
下面的描述解释了如何可以将图6所示的排列方式转变为一种更有效的结构以及这如何用硬件来实现。
FIR滤波器52可以用Z域中的等效公式来描述H(z)=(Σk=1Dz-(k-1))3=Σk=13.D-2ck·z-(k-1)]]>方程1其中Ck系数由下列公式给出 方程2下一步是重新安排新的H(z)函数的项H(z)=Σk=13D-2ck·z-(k-1)=Σk=1D(ck·z-(k-1)+ck+D·z-(k-1)-D+ck+2D·z-(k-1)-2D)]]>=Σk=1D(ck+ck+D·z-D+ck+2D·z-2D)·z-(k-1)]]>方程3若我们注意到Ek(zD)=(ck+ck+D·z-D+ck+2D·z-2D)]]>方程4则我们获得了H(z)的最终表达H(z)=Σk=1Dz-(k-1)·Ek(zD)]]>方程5
这导致SINC3 FIR滤波器的多相分解，如图7所示。滤波器52等价于分支组(其中的两个被标为54、55)和延迟元件56。通过使用多速率DSP技术，在多相滤波分支前面移动下采样模块53，如图8所示。接下来，来自各多相分支的延迟元件组和下采样单元57被换向开关替代，换向开关即一种选择性地将输入连接到滤波分支之一的开关，如图9所示。
如图10所示，下一步将上采样单元和换向开关的功能组合成单个元件106，这取消了执行上采样的需要。该新元件106将被称为模数换向开关。该开关106在操作期间跳过多相滤波器的某些分支。按常规，上采样单元以受控方式将多个零插入输入信号的样本之间(例如，用因子4进行上采样将在每个输入样本之间插入3个零)从而产生新的更高速率的数据流。模数换向开关106以这样一种方式操作，它跳过那些将对值为零的新样本执行操作的滤波分支，并且这些滤波分支将被上采样单元插入。跳过的分支数是U-I，其中U是上采样(插值)速率。这允许采样率转换器在输入信号的频率下工作，并减小转换器所执行的计算量，由此允许有效地实现该设计。图10示出了滤波器结构，重写各个多相分支以便用先前从方程2和3中推导出的滤波系数C和延迟来替代函数E(z)的表达式。注意到，图10所示的多相滤波器具有总共3D个系数，以允许按多相形式用D个多相分支来表达它(该滤波器实际上具有3D-2个系数)。附加的系数被设为零。
现在将描述另外一系列变形，这允许用更少的硬件量来实现该转换器。首先，图11示出了已扩展成各个元件的图10所示的转换器。各多相滤波分支得到扩展，以显示出滤波系数C和各个延迟元件z-1。作为一个示例，多相滤波分支110包括系数111、112、113、延迟元件114、116以及加法器115、117。此处所使用的常规记法是当输入信号穿过系数盒时它与系数相乘(例如，当输入样本穿过盒111时它与系数C2D+I相乘)。FIR多相滤波器是用第二直接形式结构来计算的(此处延迟线用于输出样本而并不用于输入样本)。各滤波分支110、120具有相同的形式，但具有一组不同的滤波系数。
图12示出了以不同但等效的方式执行的操作。如前，各滤波分支110、120执行一组输入样本和滤波系数的相乘过程。这些单独的相乘过程(例如，分支110中输入信号与系数111相乘)的结果被传递到各列滤波器，将要与其它滤波分支中相似的相乘结果加在一起。所示的列是131、133、136。因此，分支110中输入样本与第一系数111相乘的结果与分支120中另一个输入样本和第一系数121相乘的结果加在一起。在列131的底部，这些乘积的整体累加总和在与列133中乘积的累加总和加在一起134之前先被延迟132。相似的是，这在与列136中乘积的累加总和加在一起之前先被延迟135。因换向开关106的操作本性，在开关的周期内不是所有的滤波分支110都将计算系数与输入样本的相乘过程。在一些分支组中，延迟132、135持续了换向开关106的一个循环周期，尽管像所解释的那样，该开关将在一个循环内跳过许多分支。上文所描述的重新安排将延迟元件所需个数减小到2，即元件132和135。
图13示出了来自一个列131、133、136的所有的加法器是如何以硬件为形式实现成单个累加器140的。转换器需要刚好3个累加器。因为相乘过程需要在每次加法之前执行，所以累加器被分别实现成相乘和累加(MAC)单元142，图示的是MAC1、MAC2、MAC3。在实现过程中不需要延迟元件132、135、138作为单独的项，因为各MAC单元累加(存储)在开关的循环周期内来自滤波分支的结果，并执行延迟元件的功能。
图14示出了整个硬件实现方式。计数器210接收用于标识上采样率U和下采样率D的输入。计数器210保持并输出三个值指数1、指数2、指数3，这三个值标识了在该时间点处应该产生的系数。这些标识了图11-13所示的单独的滤波系数。系数发生器220产生了由指数值标识的三个系数，并且将这些系数应用于MAC单元MAC1、MAC2、MAC3。这些系数是根据方程2所示的公式来计算的，即 其中k被计数器210所输出的指数值指数1、指数2、指数3替代。
MAC单元也接收来自输入DIN的输入样本。输出样本取自MAC单元的输出。可以看出，通过将该分支所需系数应用于MAC单元MAC1、MAC2、MAC3，便按要求实现了前面的图中示意性示出的滤波分支。在下一步中，不同的滤波系数组被应用于多个MAC单元以实现不同的滤波分支，其中MAC单元用于累加它们执行的各次系数与输入样本相乘的结果。多路复用器230在选择信号SEL的控制下选择MAC单元应该将其应用于输出235的那个输出。如下文所述，用复位信号RST1、RST2、RST3周期性地使MAC单元复位。计数器210也接收带输入频率Fin的时钟信号，该信号与到达输入DIN处的样本同步。在每个操作循环中，根据指数1、指数2、指数3需要三个新的系数。这些系数可以并行计算或串行即一个接一个地计算。对于串行实现方式，在每个操作循环中，单个系数产生模块以时分复用方式产生该操作循环所必需的第一、第二和第三系数。这具有减小计算系数所需的计算硬件量的优点。图15示出一数值表格，该表格示出了其上采样率U＝4且下采样率D＝17的转换器的操作。硬件的操作显示为19步的序列，其中“一步”是换向开关106的一个位置。对于每一步，给出下面的值该开关连接到的滤波分支数；滤波系数指数值指数1、指数2、指数3；数据输入的示例值；三个累加器MAC1、MAC2、MAC3中所保存的值；以及关于从哪个MAC单元中取出输出的指示。可以看出，转换器对每第U个滤波分支(即，它跳过每U-I个分支)起作用。在步骤1中转换器对滤波分支1起作用，在步骤2中转换器对滤波分支5起作用，在步骤3中对滤波分支9起作用，在步骤4中对滤波分支13起作用，在步骤5中对滤波分支17起作用。此时，开关已绕着滤波分支完成一个“循环”，但它只连接到滤波分支中的某些。在步骤6中连接到滤波分支4，在步骤7中连接到滤波分支8，等等。表格中的符号″+″意味着，MAC采用累加器中保存的前一个值加上通过用指数获得的当前系数乘以当前输入数据(DIN1)从而给出的值。作为一个示例，在步骤3中，MAC2单元将指数2所给出的系数(值为26)乘以数据输入值1，并且将其加到累加器中已保存的值。在另一个示例中，在步骤5之后，MAC单元MAC3被复位到零，因为输出就是取自该单元。在下一步步骤6中，我们看到MAC单元MAC3具有值-10，因为输入数据是-1，由指数3(4)给出的系数是10，并且所得乘积与空的累加器求和。为了避免任何混淆，被发送到DOUT的MAC的内容是此时根据上述规则MAC应该具有的无论什么值。在将该值输出到DOUT之后，立刻将MAC单元复位到零。三个滤波系数指数总是彼此错开D。在各步骤中，一个滤波系数指数等于滤波分支数，第二个滤波系数指数等于滤波分支数+D，而第三个滤波系数指数等于滤波分支数+2D。该关系在方程4中示出。
图15的表格中所示的滤波系数指数指数1、指数2、指数3以一种方式排列，使得在操作期间不需要在累加器之间混洗数据。参照图13，可以看到，第一列底部所获得的和被加到第二列底部所获得的和。为了实现这一点，在一个开关循环之后可以将MAC1中所保存的值转移到MAC2，使得MAC2继续累加在第二操作循环期间所执行的乘法结果。相似的是，在下一个循环之后，MAC2中所保存的值可以被转移到MAC3，使得MAC3继续累加在第三操作循环期间所执行的相乘结果。在该第三循环的末端，从MAC3中取出输出样本。为了避免每当开关完成一个完整的循环时将MAC单元的内容从一个存储元件移至另一个存储元件，这些指数是按一种改进方式来管理的。在表格中指数3之后，当它到达值51时(步骤5中)，MAC3的内容被发送到输出；然后，MAC2内容应该移至MAC3，MAC1内容应该移至MAC2，且MAC1应该再次从0开始。指数1应该以数值4重新开始，指数2应该是21，而指数3应该是38。相反，事实是这些指数是按这样一种方式来管理的，使得累加将继续到MAC2单元上，并且该单元将是在换向开关完成一个新循环时将提供输出样本的那个单元(步骤9中)。然后，该轮到MAC1单元变为将提供输出样本的那个单元。通常，指数1应该具有介于1到17之间的值，指数2应该具有介于18到34之间的值，而指数3应该具有介于35到51之间的值。相反，这些指数即指数1、指数2、指数3具有表格所示的值，并且这避免了在MAC单元之间移动数据。
图16和17示出了用于描述转换器操作的流程图。图16是整体操作的简化流程图。步骤251等待新输入样本到达线DIN。在步骤252中，基于指数值指数1、指数2、指数3并利用方程2所示的公式来计算三个系数。在步骤253中，三个MAC单元中的每一个单元都执行新输入样本与系数值相乘的过程，并且将其加到已保存的累加值上。在步骤255中，检查是否有任何MAC单元准备好输出样本值。如上所述，当MAC单元具有三个完整循环中的累加乘积时，上述这种情况将发生。如果MAC单元已准备好，则该输出被发送到线DOUT，并且该累加器被复位到零。若非如此，转换器等待新输入样本到来。
图17更详细地描述了该过程。如前，在步骤261中，转换器等待新输入样本到达线DIN。保持指数k，它表示应该选择的那个分支滤波器。这在步骤262中每次新样本到达时就增大了数值U(上采样因子)。在步骤263中测试指数k的值。如果k的值(针对滤波分支数的指数)超过D(D是分支滤波器的总数)，则在步骤264中利用调节手段来调节k的值使得它位于范围0＜k＜D中。
数值k(针对滤波分支数的指数)超过D表示转换器已完成一个通过滤波分支的循环。在每个循环之后，需要一个MAC单元输出样本值。如上所述，有两个方案用于实现这一点。在第一个方案中，如本流程图所描述的，各MAC单元被分配到一列滤波器，并且在将累加值传递到被分配到下一列的累加器之前被用于一个循环。在步骤265中，通过换向开关实现一个完整的循环(即开关106已循环经过一组分支，跳过每U-I个滤波分支)。数据在MAC单元之间移动，MAC1所保存的值被移至MAC2，MAC2所保存的值被移至MAC3，而MAC1被复位到零。在第二方案中，本流程图未示出，各MAC单元累加经过三个循环的数值并在三个循环的末端输出一个值。管理被应用于各个MAC单元的指数值，以确保在每个循环中各MAC单元都应用正确的系数。图15中所示表格描述了一种利用该第二方案管理指数值的方式。
在步骤266中，通过使用图2所示公式，这些指数值被用于计算三个系数值。在步骤267中，各MAC单元执行新输入样本(DIN)与各个系数相乘的过程，并且将其添加到先前累加的结果上。
图18A示出了图5所示排列方式的ADC-SRC模块的输出处的频谱图，图18B示出了根据本发明的排列方式的ADC-SRC模块的输出处的频谱图。为了进行有意义的比较，图5中也包括了SINC4模块。在它们的输入处应用了相同的音调(～3.2kHz)。感兴趣的频带是从0到FS/2(即到4kHz)的频带，并且可以看出两组装置在性能方面是相似的。
上述实施方式提供了具有SINC3响应即第三阶SINC响应的FIR滤波级。本发明并不限于具有此类响应的滤波级，并且备选实施方式是有可能的，其中FIR滤波级具有不同的响应。图19示出了具有带SINC2响应的FIR滤波级的采样率转换器。D个多相分支中的每一个分支都具有两个系数，从而给出总共2D个滤波系数。相应的硬件使用两个MAC单元即MAC1、MAC2，并且需要两个指数发生器(即，图14所示的计数器210，它产生两个指数)。该硬件像上述那样操作。2D个滤波系数是由下列公式给出的 其中k是针对滤波系数的指数。
图20示出了具有带SINC4响应的FIR滤波级的采样率转换器。D个多相分支中的每一个分支都具有4个系数，从而给出总共4D个滤波系数。相应的硬件使用4个MAC单元即MAC1、MAC2、MAC3、MAC4，并且需要四个指数发生器(即图14所示的计数器210，它产生4个指数)。该硬件像上文那样操作。4D个滤波系数由下列公式给出 其中k是针对滤波系数的指数。
相应的硬件将需要4个MAC单元和4个指数发生器，它们像上文那样操作。
滤波级的阶次决定了列数和所需MAC单元的个数。通常，在各个步骤中第N阶滤波器需要N个MAC单元，并且将需要N个待保存的指数和N个待产生的系数。
在上述实施方式中，滤波系数是按需计算的。当然，有可能从查询表格中简单地检索出滤波系数，从而替代以该方式计算它们。按需要计算系数的优点在于，通过修改应用于计数器上的数值U和D便可以简单地改变转换率。在从查询表格中检索系数的转换器中实现多个转换率将需要存储多组系数。尽管上述实施方式描述了包括1位样本的输入信号，但是本发明也可以应用于多位输入信号。三个MAC单元将需要能够用不仅是1或-1的数字来执行乘法运算，但本发明的其它方面仍然相同。
本发明并不限于本文所描述的实施方式，在不背离本发明的范围的情况下可以修改或改变这些实施方式。
权利要求
1.一种用分数U/D来减小信号采样率的采样率转换器，其中U表示上采样率而D表示下采样率，所述转换器包括用于按第一速率来接收输入数据流的输入；包括一组D个多相滤波分支的FIR滤波级，各分支包括一组对输入信号样本进行操作的滤波系数；换向开关，它被安排成选择性地将输入数据流的样本连接到所述多相滤波分支之一，所述开关被安排成在经过所述滤波分支的循环中每经过U-I个滤波分支就跳一次；以及用于按比第一数据速率低的第二数据速率来输出输出数据流的输出。
2.如权利要求1所述的采样率转换器，其特征在于，各多相滤波分支包括一组系数相乘级，其中系数与输入样本相乘，并且所述换向开关包括计数器，所述计数器被安排成选择性地输出用于所需滤波分支的滤波系数的指数；以及系数发生器，所述系数发生器产生在所需滤波分支的系数相乘级中使用的滤波系数。
3.如权利要求2所述的采样率转换器，其特征在于，所述系数发生器根据所存储的公式来计算滤波系数。
4.如权利要求2或3所述的采样率转换器，其特征在于，所述FIR滤波级具有SINC3响应并且所述系数发生器根据下列公式计算滤波系数 其中k是滤波系数的指数。
5.如权利要求2到5中任一项所述的采样率转换器，其特征在于，所述系数发生器从所存储的系数表格中检索滤波系数。
6.如前述任一项权利要求所述的采样率转换器，其特征在于，各多相滤波分支包括N个系数相乘级，其中输入样本与滤波系数相乘，并且所述转换器包括N个乘法器和累加单元，各乘法器和累加单元被安排成在经过一组滤波分支的循环中执行由换向开关选择的各个滤波分支的一个系数相乘级并且累加相乘级的结果。
7.如权利要求6所述的采样率转换器，其特征在于，各乘法器和累加单元被安排成累加在换向开关经过一组滤波分支的循环期间由换向开关所选择的各滤波分支中相同的系数相乘级的结果并且在各循环后将累加的结果转到下一个乘法器和累加单元。
8.如权利要求6或7所述的采样率转换器，其特征在于，系数发生器产生一组用于所选滤波分支的系数，并且该系数发生器被安排成以这样一种方式来输出系数，使得在换向开关的N个连续循环中相乘级的结果在同一乘法器和累加单元上进行累加。
9.一种包括权利要求1到8中任一项所述的采样率转换器的集成电路。
10.一种用分数U/D来减小信号采样率的采样率转换器，其中U表示上采样率而D表示下采样率，所述转换器包括用于按第一速率来接收输入数据流的输入；包括一组D个多相滤波分支的FIR滤波级，各分支包括一组三个对输入信号样本进行操作的滤波系数；换向开关，它选择性地将输入数据流的样本连接到所述多相滤波分支之一，所述开关被安排成在经过所述滤波分支的循环中每经过U-1个滤波分支就跳一次；以及用于按比第一数据速率低的第二数据速率来输出输出数据流的输出。
11.如权利要求10所述的采样率转换器，其特征在于，各多相滤波分支包括3个系数相乘级，其中输入样本与滤波系数相乘，并且所述转换器包括3个乘法器和累加单元，各乘法器和累加单元被安排成在经过一组滤波分支的循环中执行由换向开关选择的各个滤波分支的一个系数相乘级并且累加相乘级的结果。
12.一种用分数U/D来执行输入数据流的采样率转换的方法，其中U表示上采样率而D表示下采样率，所述方法包括按第一速率接收输入数据流；将输入数据流加到包括一组D个多相滤波分支的FIR滤波级，各分支包括一组对输入信号样本进行操作的滤波系数；选择性地将输入数据流的样本加到所述多相滤波分支之一，在经过所述滤波分支的循环期间每经过U-I个滤波分支就跳一次；以及按比第一数据速率低的第二数据速率来输出输出数据流。
13.如权利要求12所述的方法，其特征在于，各多相滤波分支包括一组系数相乘级，其中输入样本与系数相乘，并且选择性地将输入数据流的样本加到多相滤波分支之一的步骤包括产生在所需滤波分支的系数相乘级中使用的滤波系数；以及使输入数据流的样本与滤波系数相乘。
14.如权利要求13所述的方法，其特征在于，所述系数发生器根据所存储的公式来计算滤波系数。
15.如权利要求12到14中任一项所述的方法，其特征在于，所述FIR滤波级具有SINC3响应并且根据下列公式产生滤波系数 其中k是滤波系数的指数。
16.如权利要求12到15中任一项所述的方法，其特征在于，所述滤波系数是从所存储的系数表格中检索的。
17.如权利要求12到16中任一项所述的方法，其特征在于，各多相滤波分支包括N个系数相乘级，其中输入样本与系数相乘，并且输入数据流的样本与滤波系数相乘的步骤是由N个乘法器和累加(MAC)单元来执行的，所述方法还包括使用各乘法器和累加单元来累加所选滤波分支的系数相乘级的结果。
18.如权利要求17所述的方法，还包括使用各乘法器和累加单元来累加所选滤波分支的同一系数相乘级的结果并且在经过滤波分支组的各循环后将累加的结果转到下一个乘法器和累加单元。
19.如权利要求17或18所述的方法，还包括产生一组用于所选滤波分支的系数并且以这样一种方式来输出系数，使得在经过滤波分支组的N个连续循环中相乘级的结果在同一乘法器和累加单元上进行累加。
20.一种用权利要求12到19中任一项所述的方法所产生的数字信号。
21.一种带有指令的机器可读介质，所述指令用于使处理器用分数U/D来执行输入数据流的采样率转换，其中U表示上采样率而D表示下采样率，所述指令使所述处理器按第一速率接收输入数据流；将输入数据流加到包括一组D个多相滤波分支的FIR滤波级，各分支包括一组对输入信号样本进行操作的滤波系数；选择性地将输入数据流的样本加到所述多相滤波分支之一，在经过所述滤波分支的循环期间每经过U-I个滤波分支就跳一次；以及按比第一数据速率低的第二数据速率来输出输出数据流。
22.用于使处理器执行权利要求12到19中任一项所述的方法的软件。
23.一种用分数U/D来减小信号采样率的采样率转换器，其中U表示上采样率而D表示下采样率，所述转换器包括用于按第一速率来接收输入数据流的输入；包括一组D个多相滤波分支的FIR滤波级，各分支包括一组对输入信号样本进行操作的滤波系数；换向开关，它选择性地将输入数据流的样本连接到所述多相滤波分支之一同时不对输入数据流执行上采样，所述开关被安排成在经过所述滤波分支的循环中每经过U-I个滤波分支就跳一次；以及用于按比第一数据速率低的第二数据速率来输出输出数据流的输出。
全文摘要
采样率转换器用分数U/D来减小信号的采样率，其中U表示上采样率而D表示下采样率。该转换器包括用于按第一速率接收输入数据流的输入以及FIR滤波级。该FIR滤波级包括一组D个多相滤波分支，各分支包括一组对输入信号样本进行操作的滤波系数。该转换器还包括换向开关，它选择性地将输入数据流的样本连接到多相滤波分支之一，该开关被安排成在经过滤波分支的一个循环中每经过U－I个滤波分支就跳一次。输出以比第一数据速率低的第二数据速率来输出输出数据流。
文档编号H03H17/06GK101080870SQ200580043481
公开日2007年11月28日 申请日期2005年11月10日 优先权日2004年11月12日
发明者G·安东瑟 申请人:模拟设备股份有限公司