专利名称：计算系统的制作方法
技术领域：
本发明涉及一种硬件可根据程序直接执行计算的计算系统，更具体的，本发明涉及一种适合于根据大型程序执行计算的计算系统。
背景技术：
在目前的通用计算机中，进行计算的同时，CPU(中央处理单元)顺序地解释存储于存储器的程序中的指令。CPU借助于软件来执行作为执行目标的计算。这样，CPU的硬件结构不一定最适合用于作为执行目标的计算。结果是，在获得最终的计算结果之前会招致很多额外开销。
相反，作为直接利用硬件执行用程序来表示的计算的一种技术，使用可现场编程门阵列(FPGA)的计算系统已经广为人知。日本专利公开No.H8-504285(国际公开No.WO94/10627)和日本专利公开No.2000-516418(国际公开No.WO98/08306)公开了使用FPGA的计算系统。
FPGA的硬件结构可通过逻辑数据而改变。通过使用这样的FPGA，硬件可以直接执行由程序表示的计算。因此，就能够以比CPU执行计算的情况下更快的速度获得计算结果。
另一方面，由目前的通用计算机执行的大型程序由多个程序模块组成。在进行由大型程序表示的计算的同时，一个程序模块调用另一个程序模块。
但是，上述常规的使用FPGA的计算系统只能执行由实质上只包含一个程序模块的程序所表示的计算。换句话说，常规的使用FPGA的计算系统无法执行由包含多个程序模块的大型程序所表示的大型计算。因此，就存在着这样一个问题，即使用FPGA的常规计算系统不能在不同方式下应用。
日本专利公开No.H8-504285(国际公开No.WO94/10627)和日本专利公开No.2000-516418(国际公开No.WO98/08306)在此并入作为参考。
发明内容
本发明旨在克服上述现有技术的问题，本发明的目的是提供一种硬件能够直接执行由包含多个程序模块的大型程序所表示的计算的计算系统。
为实现上述目的，根据本发明第一方面的一种计算系统包括一计算单元(42)，具有与作为执行目标的计算相对应的硬件结构，并执行作为执行目标的计算；一状态存储器(44)，存储所述计算单元的内部状态；和一控制器(46、46’)，控制所述计算单元的内部状态，其中所述计算单元(42)在一第一计算的中间执行一第二计算；以及当将由所述计算单元(42)执行的计算从第一计算切换至第二计算时，所述控制器(46、46’)存储所述状态存储器(44)中的内部状态，并且当将由所述计算单元(42)执行的计算从第二计算返回至第一计算时，所述控制器(46、46’)通过将存储在所述状态存储器(44)中的内部状态返回给所述计算单元(42)，来控制所述计算单元(42)再开始执行第一计算，
而且所述计算系统可以被连接至另一个计算系统，该另一个计算系统具有可根据由被提供的数据模块所表示的硬件结构而改变的硬件结构，并执行一预定的计算，及所述计算系统进一步包括一结果获得单元(7)，该结果获得单元在所述计算系统与另一个计算系统连接的情况下，向另一个计算系统提供被载入的第二数据模块，以控制另一个计算系统执行第二计算，并从另一个计算系统获得第二计算的执行结果。。
根据这一发明，由包含多个程序模块的大型程序所表示的计算可以直接被硬件执行，而无须使用通用CPU。
所述状态存储器(44)可以按照先进后出的方法存储所述内部状态。
所述计算单元(42)可以包括多个门电路。
所述多个门电路之间的连接可以根据作为执行目标的计算而被切换。
根据本发明第二方面的一种计算系统包括一载入器(3)，逐各模块地(by each module)载入多个数据模块，所述多个数据模块中的每一个表示适合于执行一预定计算的硬件结构；一计算单元(42)，具有可根据由被载入的数据模块所表示的硬件结构而被改变的硬件结构，并执行一预定的计算；和一结果保存单元(44)，其在所述计算单元(42)的硬件结构改变时保存由所述计算单元(42)执行的计算的中间结果，并在所述计算单元(42)的硬件结构返回初始状态时将该保存的中间结果返回给所述计算单元(42)，其中，所述计算系统可以被连接至另一个计算系统，该另一个计算系统具有可根据由被提供的数据模块所表示的硬件结构而改变的硬件结构，并执行一预定的计算，及所述计算系统进一步包括一结果获得单元(7)，该结果获得单元在所述计算系统与另一个计算系统连接的情况下，向另一个计算系统提供被载入的第二数据模块，以控制另一个计算系统执行第二计算，并从另一个计算系统获得第二计算的执行结果。。
所述多个数据模块可以包括第一数据模块和第二数据模块，其中第一数据模块表示用于执行第一计算的第一硬件结构，第二数据模块表示用于执行第二计算的第二硬件结构，第二计算在第一计算期间被执行。
第一数据模块可以包含调用数据，该调用数据用于在第一计算的中间调用第二数据模块。
该计算系统可以进一步包括一检测单元(43)，检测包含在被载入的第一数据模块中的所述调用数据；和一控制器(46)，将所述计算单元(42)执行的第一计算的中间结果存储在所述结果保存单元(44)中，并在所述检测单元(43)检测到调用数据时控制所述载入器(3)载入第二数据模块。
在所述计算单元(42)完成第二计算的情况下，所述控制器(46)可以控制所述载入器(3)载入第一数据模块，并可以通过将存储在所述结果保存单元(44)中的所述中间结果返回给所述计算单元(42)，来控制所述计算单元(42)再开始第一计算。
该计算系统可以进一步包括一变元提供单元(45)，其向所述计算单元(42)提供一部分第一计算的中间结果作为用于执行第二计算的变元，并向所述计算单元(42)提供第二计算的执行结果作为用于再开始第一计算的变元。
所述结果保存单元(44)可以包括一存储器，该存储器按照先进后出的方法存储中间结果。
所述计算单元(42)可以包括多个门电路。
所述多个门电路之间的连接可以根据载入的数据模块而被切换。
所述计算单元(42)在所述计算系统连接至另一计算系统时可以提供被载入的第二数据模块给所述结果获得单元(7)，并停止执行第一计算。
所述结果获得单元(7)可以通过为所述计算单元提供所获得的第二计算的执行结果作为再开始第一计算的变元，控制所述计算单元(42)再开始第一计算。
图1是显示根据第一实施例的计算系统的结构的示意图。
图2是显示由图1所示计算系统执行的计算的示例的图。
图3是显示根据第二实施例的计算系统的结构示意图。
图4是显示计算系统的结构的另一示例的图。
图5是显示图4所述计算系统连接至另一计算系统的示例的图。
图6是显示计算系统结构的另一示例的图。
具体实施例方式
第一实施例下面参照
根据本发明第一实施例的计算系统。
如图1所示，根据第一实施例的计算系统1包括FPGA数据存储单元2、载入器3和FPGA装置4。
FPGA数据存储单元2存储了多个数据模块(FPGA数据21至2N)。
编译器6编译多个程序模块(源程序51至5N)，并由此产生FPGA数据21至2N。源程序51至5N中的每一个用可表达硬件结构的程序语言来描述，并代表将被计算系统1所执行的计算。FPGA数据21至2N表示最适于执行由源程序51至5N所代表的计算的硬件结构。
源程序51至5N中的至少一个包含用于调用其它程序模块的函数。也就是说，FPGA数据21至2N中的至少一个包含用于调用其它数据模块的调用数据。
载入器3包括逻辑电路等，并在正确的定时以模块为单位将存储在FPGA数据存储单元2中的FPGA数据21至2N载入FPGA装置4中。具体地，载入器3将由一程序模块产生的数据模块载入FPGA装置4中，该程序模块则表示作为执行目标的计算，即，该程序模块对应于作为执行目标的计算。在计算开始时，从外界给出载入数据模块的指令，除此之外，这一指令也可根据由FPGA装置4对计算的执行而给出。
FPGA装置4具有由载入器3载入的数据模块所表示的硬件结构，并将与载入的数据模块相对应的计算应用于外界所提供的输入数据。然后，FPGA装置4向外界输出计算结果作为输出数据。
具体地，FPGA装置4包括FPGA数据存储器41、门阵列42、调用检测单元43、保存堆栈44、变元传递单元45和控制单元46。调用检测单元43、保存堆栈44、变元传递单元45和控制单元46由逻辑电路或类似装置构成。
FPGA数据存储器41由RAM(随机存取存储器)构成，并存储由载入器3所载入的数据模块。
门阵列42包括由多个门电路(例如AND、OR和NOT)构成的计算单元42A和由多个触发电路(FF)构成的状态保存单元42B。
计算单元42A具有由载入的数据模块所表示的硬件结构，即，最适合于执行作为执行目标的计算的硬件结构。具体地，构成计算单元42A的这些门电路之间的连接可根据载入的数据模块而被切换。因此，计算单元42A的硬件结构就变成了由载入的数据模块所指定的结构。而通过具有这种由载入的数据模块所指定的硬件结构，计算单元42A就能够以高速执行与载入的数据模块相对应的计算。
状态保存单元42B保存由计算单元42A所执行的计算的中间结果(内部状态)。构成状态保存单元42B的每个触发器能够接受从外界写入的数据。
调用检测单元43检测包含在载入的数据模块中的、用于调用另一数据模块的调用数据。
保存堆栈44用于在调用检测单元43检测到调用数据的情况下，根据先进后出(FILOFirst-In-Last-Out)的方法保存由状态保存单元42B所保存的数据(中间结果)，以及用于识别调用另一数据模块的那个数据模块(即，包含调用数据的数据模块)的识别数据。
当将被调用的数据模块被实际调用时，以及当调用另一数据模块的数据模块(称为调用器(caller)数据模块)返回FPGA数据存储器41时，变元传递单元45在调用器数据模块和被调用的数据模块之间传递变元。
具体地，当一数据模块被调用时，在由状态保存单元42B的多个触发器所保存的数据当中，变元传递单元45保存用于执行与该被调用的数据模块相对应的计算的数据。然后，变元传递单元45将该保存的数据传送给门阵列42作为对应被调用的数据模块的计算的输入值(变元)。而当调用器数据模块再次被载入时，变元传递单元45保存由状态保存单元42B的多个触发器所保存的数据，即，与被调用的数据模块相对应的计算的结果(返回值)。然后，变元传递单元45将被保存的结果写入至构成状态保存单元42B的一预定的触发器。
当一数据模块被调用器数据模块调用时，控制单元46控制在保存堆栈44中保存的对应于一调用器数据模块的计算的中间结果以及该调用器数据模块的识别信息。同时，控制单元46临时地将状态保存单元42B所保存的数据中在执行对应于被调用的数据模块的计算时所使用的数据，存储在变元传递单元45中。然后，控制单元46控制载入器3将被调用的数据模块载入FPGA数据存储器41中。随后，控制单元46将存储在变元传递单元45中的数据传送给门阵列42作为输入数据。
当对应于被调用数据模块的计算被完成时，控制单元46将计算的结果(输出数据)存储在变元传递单元45中。然后，控制单元46控制载入器3将由保存堆栈44中保存的识别信息所识别的调用器数据模块载入FPGA数据存储器41中。随后，控制单元46控制已被保存在保存堆栈44中的数据(中间结果)返回至状态保存单元42B，并将临时存储在变元传递单元45中的结果(输出数据)写入至构成状态保存单元42B的一预定触发器。
从外界输入至FPGA装置4的输入数据可以是通过输入装置例如键盘输入的数据，也可以是从外部存储装置例如磁盘装置读出的数据。从FPGA装置4输出给外界的输出数据可以通过诸如显示装置等输出装置输出，也可以被写入到外部存储装置中，其还可以是用于控制外围设备的控制数据。
下面解释根据第一实施例的该计算系统1的操作。
下面将以该计算系统1执行如图2所示的计算作为示例进行说明。
如图2所示，首先载入FPGA数据21，然后，FPGA数据21调用FPGA数据2N，随后，FPGA数据21返回。
如图2所示，整个计算过程由计算A、计算B和计算C组成。计算A对应于FPGA数据21，并构成了计算B成为必须之前的一部分，而计算B则对应于FPGA数据2N。计算C对应于FPGA数据21，其构成了利用计算B的结果来执行的一部分。
首先，载入器3根据由外界提供的载入指令将FPGA数据21载入到FPGA数据存储器41中。由此，具有与FPGA数据21相对应的电平(level)的信号被输入给计算单元42A。
构成计算单元42A的门电路之间的连接根据这些输入信号被切换，使得计算单元42A的硬件结构变为由FPGA数据21所指定的结构。由此，计算单元42A变为可以执行对应于FPGA数据21的计算A。
当输入数据被从外界提供给门阵列42时，计算单元42A将计算A应用至提供的输入数据。
调用检测单元43检测在被载入的FPGA数据21中包含的调用数据，并将表示检测到调用数据的检测信号输出给控制单元46。
控制单元46响应于由调用检测单元43提供的检测信号，控制被保存在保存堆栈44中的在计算A完成时所获得的计算结果(中间结果)。具体地，控制单元46控制待被保存堆栈44的最上层中的由状态保存单元42B所保存的数据(门阵列42的内部状态)，以及作为调用器数据模块的FPGA数据21的识别数据。
而且，控制单元46临时地将状态保存单元42B所保存的数据当中的在计算B中使用的数据存储在变元传递单元45中。
此后，控制单元46控制载入器3将作为被调用的数据模块的FPGA数据2N载入到FPGA数据存储器41中。这样，具有与FPGA数据2N相对应的电平的信号被输入给计算单元42A。
构成计算单元42A的门电路之间的连接根据输入信号被切换，使得计算单元42A的硬件结构变为由FPGA数据2N所指定的结构。由此，计算单元42A变为可以执行对应于FPGA数据2N的计算B。
控制单元46将临时保存在变元传递单元45中的数据输入给门阵列42作为输入数据。这样，计算单元42A执行计算B。
当计算B完成时，控制单元46临时地将来自门阵列42的输出数据存储在变元传递单元45中，作为将被传递给调用器FPGA数据21的变元。
然后，控制单元46参照在保存堆栈44的最上层中保存的识别信息，并识别出作为调用器数据的FPGA数据21。
控制单元46控制载入器3将FPGA数据21重新载入至FPGA数据存储器41。这样，计算单元42A的硬件结构以如上所述类似的方式，从由FPGA数据2N所指定的结构，切换为由FPGA数据21所指定的结构。
当调用器FPGA数据21被重新载入时，控制单元46将位于保存堆栈44的最上层中的数据(内部状态)写回至状态保存单元42B的每个触发器。这样，门阵列42的内部状态就返回初始状态。
进一步，控制单元46将临时保存在变元传递单元45中的数据写入至构成状态保存单元42B的一预定触发器。
在这种状态下，计算单元42A开始对应于FPGA数据21的计算C，并将最终计算结果输出作为输出数据。
被FPGA数据21所调用的FPGA数据2N可以调用其它的数据模块。这时，调用检测单元43可以检测包含在FPGA数据2N中包含的调用数据，并以与上述类似的方式输出表示检测到调用数据的检测信号至控制单元46。然后，控制单元46可以根据所提供的检测信号执行如上所述相同的控制。通过该操作，可以执行由三个或更多程序模块表示的大型计算。
如前面所解释的，计算单元42A的硬件结构切换为由载入的数据模块所指定的结构，即最适合于执行作为执行目标的计算的结构。由此，与CPU读取程序并执行计算的情形相比，可以在更高的速度下执行计算。
而且，通过在保存堆栈种保存对应于调用器数据模块的计算的中间结果，即使在与被调用的数据模块相对应的计算完成之后也可以再开始对应于调用器数据模块的计算。由此，可以执行由多个程序模块所表示的大型计算。
计算系统1能够执行由多个程序模块构成的大型程序所表示的计算。因此，可将程序分为多个程序模块，以便按每个程序模块创建一程序，或者每个程序模块也可以被用作为创建其它程序时的一部分。其结果是，程序的创建可以在较短时间内实现。
第二实施例下面将参照
根据本发明第二实施例的计算系统。
图3显示了根据第二实施例的计算系统的结构。
根据第二实施例的计算系统并不编译多个程序模块(源程序51至5N)，但可将这些程序模块直接载入FPGA装置4’。
如图3所示，根据第二实施例的计算系统包括载入器3’、FPGA装置4’和程序储存单元5。
载入器3’根据控制单元46’的指令，在预定的时序逐各模块地存储在程序储存单元5中的源程序51至5N载入至FPGA装置4’中。
如图3所示，FPGA装置4’包括存储器41’、门阵列42、保存堆栈44、变元传递单元45、控制单元46’和解释器47。
存储器41’由RAM构成，并存储了由载入器3’载入的一程序模块。
解释器47一个一个地顺序解释被载入存储器41’中的程序模块中所包含的指令。然后，解释器47根据解释结果，向门阵列42的计算单元42A输出用于实现一最适合于执行由载入的程序模块所指定的计算的硬件结构的信号。
构成计算单元42A的门电路之间的连接根据解释器47提供的信号被切换。由此，计算单元42A的硬件结构变为最适合于执行由载入的程序模块所指定的计算的结构，即，与作为执行目标的计算相对应的结构。
而在被解释的指令为用于调用另一程序模块的指令的情况下，解释器47向控制单元46’输出表示另一程序模块应该被调用的调用信号。
当解释器47提供了一调用信号时，控制单元46’控制待在保存堆栈44中保存的门阵列42的内部状态以及用于识别调用器程序模块的识别数据。
然后，控制单元46’临时地将状态保存单元42B的触发器所存储的数据当中，在执行由被调用的程序模块所表示的计算时使用的数据存储在变元传递单元45中。
随后，控制单元46’控制载入器3’载入被调用的程序模块。
然后，控制单元46’将临时存储在变元传递单元45中的数据传送给门阵列42作为输入数据。
当与被调用的程序模块相对应的计算完成时，控制单元46’临时地将计算结果(输出数据)保存在变元传递单元45中。
然后，控制单元46’控制载入器3’将由保存在保存堆栈44中的识别数据所识别的调用器程序模块载入存储器41’中。
随后，控制单元46’将保存在保存堆栈44中的内部状态返回状态保存单元42B，并将临时存储在变元传递单元45中的输出数据(变元)，写入至构成状态保存单元42B的一预定触发器。这样，由调用器程序模块所表示的计算再开始。
解释器47可以由多个门电路构成。通过这样的结构，解释器47能够高速输出具有与载入的程序模块的解释结果相对应电平的信号。结果是，计算单元42A的硬件结构的切换可以在高速下进行，几乎不会影响执行计算的速度。
由于FPGA装置4’包括上述解释器47，因此源程序51至5N能够以每个模块为单位载入FPGA装置4’之中。由此，即使没有适合于FPGA装置4’结构的编译器，也可以在高速下执行由多个程序模块表示的大型计算。
执行由一个程序模块表示的计算可能需要多个硬件结构。这时，如上文所述，控制单元46’控制待在保存堆栈44中保存的在硬件结构被切换之前的一刻所获得的数据(中间结果)。此后，解释器47向计算单元42A输入具有预定电平的信号，而计算单元42A的硬件结构借此能够在计算过程中间被切换。
如图4所示，例如，在第一实施例中所示的计算系统的结构中可以加入由逻辑电路等构成的辅助计算控制单元。具有这样一个结构的计算系统1A可以与另一个计算系统连接。
例如，在具有如图1或图4所示结构的另一个计算系统被连接至计算系统1A的情况下，该辅助计算控制单元7可拆地(detachably)连接至另一个计算系统的载入器3、门阵列42和变元传递单元45。
进一步，例如图5中所示，两个计算系统1B和1C可以连接至计算系统1A。计算系统1B和1C具有例如与图1所示结构实质上相同的结构。这时，计算系统1A的辅助计算控制单元7分别连接至计算系统1B和1C的载入器3、门阵列42和变元传递单元45。但是，计算系统1B和1C不一定需要FPGA数据存储单元2。
下面，说明计算系统1A控制计算系统1B和1C以执行并行操作时所执行的操作。
假设首先载入FPGA数据21，且FPGA数据21调用FPGA数据2X。并假设计算系统1A控制计算系统1B和1C载入FPGA数据2X。
首先，计算系统1A的载入器3将FPGA数据21载入FPGA数据存储器41。这样，计算单元42A的硬件结构就以在第一实施例中所述的相同方式变为由FPGA数据21所指定的结构。
然后，当从外界向计算系统1A的门阵列42输入输入数据，计算系统1A的计算单元42A执行对应于FPGA数据21的计算。
计算系统1A的调用检测单元43检测包含在载入的FPGA数据21中、指示调用FPGA数据2X的调用数据。随后，调用检测单元43向控制单元46输出表示检测到调用数据的检测信号。
在调用检测单元43提供了检测信号时，计算系统1A的控制单元46控制计算系统1A的载入器3将作为被调用数据模块的FPGA数据2X载入至FPGA数据存储器41中。
当载入FPGA数据2X时，计算系统1A的门阵列42获得被载入的FPGA数据2X，作为对应于FPGA数据21的部分处理(计算)。
然后，门阵列42向辅助计算控制单元7提供所获得的FPGA数据2X，并停止执行与FPGA数据21相对应的计算。
计算系统1A的控制单元46将计算系统1A的状态保存单元42B所保存的数据当中，执行与FPGA数据2X相对应的计算所必须的数据(变元)提供给辅助计算控制单元7。
辅助计算控制单元7控制计算系统1B和1C的载入器3将所提供的FPGA数据2X载入计算系统1B和1C的FPGA数据存储器41中。其结果是，计算系统1B和1C的计算单元42A的硬件结构变为由FPGA数据2X指定的结构。
然后，计算系统1A的辅助计算控制单元7将所提供的变元当中，要提供给计算系统1B的变元，输入至计算系统1B的门阵列42作为输入数据，并将要提供给计算系统1C的变元输入至计算系统1C的门阵列42作为输入数据。其结果是，计算系统1B和1C的门阵列42分别执行对应于FPGA数据2X的计算。
当对应于FPGA数据2X的计算完成时，计算系统1B(或1C)的控制单元46临时地将来自计算系统1B(或1C)的门阵列42的输出数据存储在计算系统1B(或1C)的变元传递单元45中，作为将用于再开始对应作为调用器数据模块的FPGA数据21的计算的变元。
计算系统1A的辅助计算控制单元7控制计算系统1B和1C的变元传递单元45，且当检测到输出数据被临时存储在这些变元传递单元45中时，从上述变元传递单元45中获得存储的输出数据。
接着，计算系统1A的辅助计算控制单元7将所获得的输出数据写入至构成计算系统1A的状态保存单元42B的预定触发器中。
在这一状态下，计算系统1A的门阵列42再开始对应于FPGA数据21的计算。其结果是，最终的计算结果作为输出数据被输出。
如上所述，如果计算系统具有如图4所示的结构，则必要时可以增加另一个计算系统。由此，通过单独一个计算系统在短时间内无法完成的复杂计算和需要并行操作的计算就能够在短时间内完成。
而在具有如图4所示的结构的计算系统连接至另一个计算系统的情况下，该“另一个”计算系统可以连接又一个计算系统。由此，该“另一个”计算系统可以再如上所述相同的方式下，控制与其相联的该“又一个”计算系统执行计算，并能够获得计算结果。
进一步，例如图6所示的，上述辅助计算控制单元7可以被添加至图3所示的计算系统。然后，图6所示的计算系统1D可以控制另一个连接至该计算系统1D的计算系统来执行由载入的程序模块所表示的计算。
这时，如果计算系统1D的解释器47所解释的指令为用于调用另一个程序模块的指令，则解释器47可以向辅助计算控制单元7提供所载入的被调用的程序模块。辅助计算控制单元7可将该被提供的程序模块提供给另一计算系统，并可控制另一计算系统执行一计算。然后，辅助计算控制单元7可以从另一个计算系统获得计算结果，并可以将该计算结果提供给门阵列42，使得由调用器程序模块所表示的计算能够开始。
但是，在这种情况下，连接到计算系统1D的另一个计算系统应该具有例如图3所示的结构。
在上述实施例中，载入器3将FPGA数据存储单元2中存储的FPGA数据21至2N中的一个直接载入FPGA数据存储器41。相反，FPGA数据21至2N可以包括一宏数据(macro)。FPGA数据存储单元2可以存储宏数据，且载入器3可以在将FPGA数据21至2N载入FPGA数据存储器41中时，在FPGA数据21至2N之上执行宏调用。
在不背离本发明的精神和范围的情况下可以做出各种实施例和改变。上述实施例用于说明本发明，而并未限定本发明的范围。本发明的范围由权利要求书而非实施例来表示。在本发明的权利要求的等效意义之内做出的各种变型应被认为是处于本发明的范围之内。
本申请包括说明书、权利要求书、附图和说明书摘要，是基于2001年5月10日提交的日本专利申请No.2001-139951和2002年3月6日提交的日本专利申请No.2002-60515。上述日本专利申请在此全部并入作为参考。
权利要求
1.一种计算系统，包括一计算单元(42)，具有与作为执行目标的计算相对应的硬件结构，并执行作为执行目标的计算；一状态存储器(44)，存储所述计算单元的内部状态；和一控制器(46、46’)，控制所述计算单元的内部状态，其中所述计算单元(42)在一第一计算的中间执行一第二计算；以及当将由所述计算单元(42)执行的计算从第一计算切换至第二计算时，所述控制器(46、46’)存储所述状态存储器(44)中的内部状态，并且当将由所述计算单元(42)执行的计算从第二计算返回至第一计算时，所述控制器(46、46’)通过将存储在所述状态存储器(44)中的内部状态返回给所述计算单元(42)来控制所述计算单元(42)以再开始执行第一计算，而且所述计算系统可以被连接至另一个计算系统，该另一个计算系统具有可根据由被提供的数据模块所表示的硬件结构而改变的硬件结构，并执行一预定的计算，且所述计算系统进一步包括一结果获得单元(7)，该结果获得单元在所述计算系统与另一个计算系统连接的情况下，向另一个计算系统提供被载入的第二数据模块，以控制另一个计算系统执行第二计算，并从另一个计算系统获得第二计算的执行结果。
2.根据权利要求1所述的计算系统，其中所述状态存储器(44)按照先进后出的方法存储内部状态。
3.根据权利要求1所述的计算系统，其中所述计算单元(42)包括多个门电路；以及所述多个门电路之间的连接根据作为执行目标的计算而被切换。
4.一种计算系统，包括一载入器(3)，逐各模块地载入多个数据模块，该多个数据模块中的每一个表示适合于执行一预定计算的硬件结构；一计算单元(42)，具有可根据被载入的数据模块所表示的硬件结构而被改变的硬件结构，并执行一预定的计算；和一结果保存单元(44)，其在所述计算单元(42)的硬件结构改变时保存由所述计算单元(42)执行的计算的中间结果，并在所述计算单元(42)的硬件结构返回初始状态时将该保存的中间结果返回给所述计算单元(42)，其中，所述计算系统可以被连接至另一个计算系统，该另一个计算系统具有可根据由被提供的数据模块所表示的硬件结构而改变的硬件结构，并执行一预定的计算；所述计算系统进一步包括一结果获得单元(7)，该结果获得单元在所述计算系统与另一个计算系统连接的情况下，向另一个计算系统提供被载入的第二数据模块，以控制另一个计算系统执行第二计算，并从另一个计算系统获得第二计算的执行结果。
5.根据权利要求4所述的计算系统，其中多个数据模块包括第一数据模块和第二数据模块，其中第一数据模块表示用于执行第一计算的第一硬件结构，第二数据模块表示用于执行第二计算的第二硬件结构，第二计算在第一计算期间被执行。第一数据模块包含调用数据，该调用数据用于在第一计算的中间调用第二数据模块。所述计算系统进一步包括一检测单元(43)，检测包含在被载入的第一模块中的调用数据；和一控制器(46)，在所述检测单元(43)检测到调用数据时，将所述计算单元(42)执行的第一计算的中间结果存储在所述结果保存单元(44)中，并控制所述载入器(3)载入第二数据模块。
6.根据权利要求5所述的计算系统，其中在所述计算单元(42)完成第二计算的情况下，所述控制器(46)控制所述载入器(3)载入第一数据模块，并通过将存储在所述结果保存单元(44)中的中间结果返回给所述计算单元(42)，控制所述计算单元(42)再开始第一计算。
7.根据权利要求6所述的计算系统，进一步包括一变元提供单元(45)，其向所述计算单元(42)提供一部分第一计算的中间结果作为用于执行第二计算的变元，并向所述计算单元(42)提供第二计算的执行结果作为用于再开始第一计算的变元。
8.根据权利要求7所述的计算系统，其中所述结果保存单元(44)包括一存储器，该存储器按照先进后出的方法存储中间结果。
9.根据权利要求7所述的计算系统，其中所述计算单元(42)包括多个门电路；以及所述多个门电路之间的连接根据载入的数据模块而被切换。
10.根据权利要求4所述的计算系统，其中所述计算单元(42)在所述计算系统连接至另一计算系统的情况下，向所述结果获得单元(7)提供被载入的第二数据模块，并停止执行第一计算；以及所述结果获得单元(7)通过为所述计算单元提供所获得的第二计算的执行结果作为再开始第一计算的变元，控制所述计算单元(42)再开始第一计算。
全文摘要
计算单元(42)在第一计算的中间执行第二计算。此时，计算单元(42)的硬件结构根据作为执行目标的计算而被切换。控制器(46)在对第二计算进行计算时将计算单元(42)的内部状态存储在存储器(44)中。而且当将被计算单元(42)执行的计算从第二计算返回第一计算时，控制器(46)通过将存储在存储器(44)中的内部状态返回给计算单元(42)控制将继续进行第一计算。
文档编号H03K19/173GK101025731SQ20071000213
公开日2007年8月29日 申请日期2002年5月8日 优先权日2001年5月10日
发明者西原明法, 长谷部铁也, 林博昭, 三田高司 申请人:东京毅力科创株式会社