专利名称：滤波装置的制作方法
技术领域：
本发明涉及一种对输入信号进行多次的滤波处理的滤波装置。
背景技术：
迄今，已有各种滤波器被大家所了解，且在各种电路中所使用。例如，在音频装置中被搭载着用于调整每个频带的强度的平衡器等，声音信号在每个频带通过不同特性的滤波器进行滤波处理从而得到期望的频率特性的声音信号。
对于现在成为主流的数字音频信号，若要进行现有的模拟处理就需要DAC(digital analog converter，数字-模拟转换器)，所以电路规模会增大。而且，在很多情况下，对数字音频数据是由使用数字滤波器的数字信号处理来解决。
另外，对于使用数字滤波器的声音处理，在专利文献1等中公开。
特开2003-179466号公报发明内容在上述的平衡器等中，将频带进行细分的情况很多，例如，若分为8段就需要8个滤波电路，存在电路规模变大的问题。在进行使用DSP的软件处理的情况下，也产生需将DSP内置，其电路规模变大的问题。
本发明是依次进行多次的滤波处理的滤波装置，其特征在于，所述滤波装置包括一级滤波部件，可变更系数，将对输入端信号、延迟输入端信号、输出端信号、延迟输出端信号乘以设定的系数后进行积和运算的滤波处理；系数存储部件，存储在多个滤波处理中的系数；以及输出存储部件，存储着多个所述滤波部件的输出，由所述输出存储部件提供输入端信号、延迟输入端信号、延迟输出端信号，通过由所述系数存储部件提供对应的系数，在所述滤波部件依次进行各级的滤波处理。
而且，所述系数存储部件及所述输出存储部件是由桶式移位器(barrelshifter)构成，一组的输出依次提供给所述滤波部件。
根据本发明，通过准备一级的滤波部件，将系数等变换利用，可形成多级的滤波器。
图1是表示实施方式的基本结构的图。
图2是表示实施方式的结构的图。
图3是表示其他结构的图。
图4是表示1级的平衡器的其他结构的图。
具体实施例方式
以下，参照附图来说明本发明的实施方式。
图1是表示实施方式的滤波装置的结构。在图1中表示本实施方式的平衡器的处理的等价电路。
输入信号DIN(例如，PCM信号)在乘法器10-1中乘以系数a01后输入到加法器12-1。而且，输入信号DIN在延迟电路14-1中被延迟1个时钟后存储前一个信号(Z10-1)。而且，延迟电路14的输出在延迟电路16-1中再延迟一个时钟后存储再前一次的信号(Z20-1)。接着，延迟电路14-1、16-1的输出分别在乘法器18-1、20-1中乘以系数a11、a21后供给到加法器12-1。因此，延迟电路14-1的输出Z10-1成为前一次的输入端信号，延迟电路16-1的输出Z20-1成为再前一次的输入端信号。
加法器12-1的输出在延迟电路22-1中被延迟一个时钟后存储前一次加法器12-1的输出(Z11-1)。而且，延迟电路22-1的输出在延迟电路24-1中再延迟一个时钟后存储再前一次的加法器12-1的输出(Z21-1)。而且，延迟电路22-1、24-1的输出分别在乘法器26-1、28-1中乘以系数b11、b21后供给到加法器12-1。因此，延迟电路22-1的输出Z11-1成为前一次的加法器12-1的输出信号，延迟电路24-1的输出Z21-1成为再前一次的加法器12-1的输出信号。
通过这样的处理，从加法器12-1得到从第一级平衡器EQ1的输出信号，这个信号成为第二级的平衡器EQ2的输入信号。
下一级的处理也基本上相同，输入信号成为前一级的加法器12-n(n为平衡器EQ的号码)的输出信号。即，输入信号是前一级的输出信号DOUTEQn，平衡器EQn中输入作为那一次的前一级输出的DOUTEQn-1(0)，作为前一级的输出端的延迟电路的延迟电路22-(n-1)、24-(n-1)中设置作为前一次、再前一次的输入信号的DOUTEQn-1(-1)、DOUTEQn-1(-2)，延迟电路22-n、24-n中设置作为前一次、再前一次的输出信号的DOUTEQn(-1)、DOUTEQn(-2)。
接着，通过如图所示的4级处理，进行以下的运算。
(第一级平衡器)DOUTEQ1＝(DIN·a01)+(Z10-1·a11)+(Z20-1·a21)+(Z11-1·b11)+(Z21-1·b21)其中，Z10-1是前一次的DIN，Z20-1是再前一次的DIN，Z11-1是前一次的DOUTEQ1，Z21-1是再前一次的DOUTEQ1。
(第二级平衡器)DOUTEQ2＝(DOUTEQ1·a02)+(Z11-1·a12)+(Z21-1·a22)+(Z12-1·b12)+(Z22-1·b22)其中，Z11-1是前一次的DOUTEQ1，Z21-1是再前一次的DOUTEQ1，Z12-1是前一次的DOUTEQ2，Z22-1是再前一次的DOUTEQ2。
(第三级平衡器)DOUTEQ3＝(DOUTEQ2·a03)+(Z12-1·a13)+(Z22-1·a23)+(Z13-1·b13)+(Z23-1·b23)其中，Z12-1是前一次的DOUTEQ2，Z22-1是再前一次的DOUTEQ2，Z13-1是前一次的DOUTEQ3，Z23-1是再前一次的DOUTEQ3。
(第四级平衡器)DOUTEQ4＝(DOUTEQ3·a04)+(Z13-1·a14)+(Z23-1·a24)+(Z14-1·b14)+(Z24-1·b24)其中，Z13-1是前一次的DOUTEQ3，Z23-1是再前一次的DOUTEQ3，Z14-1是前一次的DOUTEQ4，Z24-1是再前一次的DOUTEQ4。
其中，可以原样地构成图1的电路，但是在本实施方式中，可通过将各级的平衡器由一个平衡器依次地进行而达成。在图2中表示用于此的电路，输入信号DIN输入到数据缓冲器30。数据缓冲器30存储着在前一次处理时的输入数据、输出数据、延迟电路中存储的前一次的输入数据及输出数据。
例如，在第一级处理时，需要DIN、Z10-1、Z20-1、Z11-1、Z21-1，将这一次的DIN作为DIN(0)、DOUTEQ1(0)，若除了输入的DIN(0)之外还存储DIN(-1)、DIN(-2)、DOUTEQ1(-1)、DOUTEQ1(-2)的4个，那么可计算出DOUTEQ1(0)。其中，该数据缓冲器30在各级的平衡器中，可通过存储那一时刻和前一次的输入信号及输出信号来存储在那个级的平衡器的Z10-1、Z20-1、Z11-1、Z21-1。
而且，在系数缓冲器32中存储着在各级的平衡器中用到的系数a0n、a1n、a2n、b1n、b2n(在本例中n＝1～4)。
接着，数据缓冲器30及系数缓冲器32的输出提供给乘法器34。例如，最初，从数据缓冲器30输出DIN，从系数缓冲器32输出系数a01，从乘法器34输出(DIN·a01)。乘法器34的输出供给到基于时钟CLK而取出输入的触发器36。
触发器36的输出提供给加法器38。加法器38的输出通过多路器(multiplexer)40和基于时钟CLK而取出输入的触发器42供给到加法器38。且，多路器40对应加法器输入控制信号而选择“0”或加法器38的输出。接着，通过多路器40选择加法器38的输出，进行对加法器38的输出依次加上新的乘法器34的输出的累积运算。其中，通过从数据缓冲器30中依次输出DIN、Z10-1、Z20-1、Z11-1、Z21-1，从系数缓冲器32依次输出a01、a11、a21、b11、b21，依次进行如下所述的乘法和加法，在第四次输出时，可在加法器38的输出得到DOUTEQ1＝(DIN·a01)+(Z10-1·a11)+(Z20-1·a21)+(Z11-1·b11)+(Z21-1·b21)。
这样，在对一个平衡器结束运算的情况下，得到的DOUTEQ1提供给数据缓冲器30，进行作为第二次的滤波处理的DOUTEQ2的运算。即，通过从数据缓冲器30依次输出DOUTEQ1、Z11-1、Z21-1、Z12-1、Z22-1，从系数缓冲器32依次输出a02、a12、a22、b12、b22，依次进行如下所述的乘法和加法，可在加法器38的输出得到DOUTEQ2＝(DOUTEQ1·a02)+(Z11-1·a12)+(Z21-1·a22)+(Z12-1·b12)+(Z22-1·b22)，DOUTEQ2被存储在数据缓冲器30。而且，第三次的滤波运算中进行DOUTEQ3＝(DOUTEQ2·a03)+(Z12-1·a13)+(Z22-1·a23)+(Z13-1·b13)+(Z23-1·b23)，DOUTEQ3被存储在数据缓冲器30中。接着，在第三次的滤波运算中进行DOUTEQ4＝(DOUTEQ3·a04)+(Z13-1·a14)+(Z23-1·a24)+(Z14-1·b14)+(Z24-1·b24)，DOUTEQ4被存储在数据缓冲器30中的同时，该DOUTEQ4从滤波器输出。
加法器38的输出也可以通过多路器44输入到基于时钟CLK取出输入的触发器46中。多路器44对应数据输出控制信号而选择加法器38的输出或触发器46的输出的某一个。数据输出控制信号控制多路器44在加法器38的输出结束上述的4个滤波处理的时刻选择加法器38的输出。因此，触发器44的输出仅成为结束四次滤波处理的DOUTEQ4，这个信号依次转换为新的信号。
图3是表示将用于一次的滤波处理的构件作为硬件而构成时的结构，该结构与图1相同。
在该结构中，数据DIN输入到多路器50。加法器12的输出也输入到该多路器50中，在最初的滤波处理(n＝1)时选择DIN，在n＞1时选择作为加法器12的输出的DOUTEQ1、DOUTEQ2、DOUTEQ3、DOUTEQ4。而且，加法器12的输出要通过“门”52输出，该“门”仅在n＝1时打开。因此，从“门”52仅输出作为进行了4级滤波处理的结果的DOUTEQ4。根据需要也可以控制“门”以输出DOUTEQ1或DOUTEQ2或DOUTEQ3。
接着，在延迟电路14、16、22、24，其值会产生移位。即，延迟电路14、22在第一次滤波处理时是Z10-1、Z11-1，但第二次滤波处理时是Z11-1、Z12-1，第三次滤波处理时是Z12-1、Z13-1，第四次滤波处理时是Z13-1、Z14-1。其中，如图所示，准备好Z10-1、Z11-1、Z12-1、Z13-1、Z14-1，将这些由桶式移位器构成依次移位后提供。而且，延迟电路16、24在第一次滤波处理时是Z20-1、Z21-1，但第二次滤波处理时是Z21-1、Z22-1，第三次滤波处理时是Z22-1、Z23-1，第四次滤波处理时是Z23-1、Z24-1。其中，如图所示，准备好Z20-1、Z21-1、Z22-1、Z23-1、Z24-1，依次移位后提供。另外，Z10-1、Z11-1、Z12-1、Z13-1、Z14-1是在前一次处理中的输入数据DIN(-1)、第一级平衡器输出DOUTEQ1(-1)、第二级平衡器输出DOUTEQ2(-1)、第三级平衡器输出DOUTEQ3(-1)、第四级平衡器输出DOUTEQ4(-1)，Z20-1、Z21-1、Z22-1、Z23-1、Z24-1是在再前一次的处理中的输入数据DIN(-2)、第一级平衡器输出DOUTEQ1(-2)、第二级平衡器输出DOUTEQ2(-2)、第三级平衡器输出DOUTEQ3(-2)、第四级平衡器输出DOUTEQ4(-2)。而且，在乘法器18、20、26、28中乘法的系数依次被变换。另外，在进行了4次滤波处理之后，可以进行如后面的图中所示的，进行2次移位而将延迟电路的内容返回到原来的纵向方向的移位。
这样，在4级的滤波运算中需要当时的输入信号DIN、前一次及再前一次的输入信号、在前一次及再前一次的运算中计算出的各级的输出DOUTEQn，将其存储在桶式移位器中，通过在每一级的滤波运算中，对值进行移位，可以进行各级的滤波运算。而且，在进行4级的滤波处理，在1次的多级滤波处理结束的情况下，将本次的输入数据及各级输出输入到Z10-1、Z11-1、Z12-1、Z13-1、Z14-1，将那里原来存储的值移位到Z20-1、Z21-1、Z22-1、Z23-1、Z24-1。
图4是与图3进行相同的处理但与图3不同的结构例子，其中表示一级的平衡器的其他结构。该结构中，输入端信号先输入到加法器60，该加法器60的输出在乘法器62中乘以规定的系数之后输入到加法器64中，在这里可得到滤波后的输出。加法器60的输出输入到延迟电路66，该延迟电路66的输出输入到另外的延迟电路68。接着，延迟电路66的输出通过乘法器70供给到加法器60、通过乘法器74供给到加法器64，延迟电路68的输出通过乘法器72供给到加法器60、通过乘法器76供给到加法器64。
通过这样的电路也可以进行与上述相同的滤波处理，通过将加法器64的输出作为在下级的滤波处理时的输入，可以依次进行各级的滤波处理。另外，在各级的滤波处理时，依次变更延迟电路66、68和乘法器70、72、74、76的系数。另外，在图4中记载着通过选择信号SEL来选择系数、数据等。
权利要求
1.一种滤波装置，依次进行多次的滤波处理，其特征在于，所述滤波装置包括一级滤波部件，可变更系数，将对输入端信号、延迟输入端信号、输出端信号、延迟输出端信号乘以设定的系数后进行积和运算的滤波处理；系数存储部件，存储多个滤波处理中的系数；以及输出存储部件，存储着多个所述滤波部件的输出，通过由所述输出存储部件提供输入端信号、延迟输入端信号、延迟输出端信号，由所述系数存储部件提供对应的系数，在所述滤波部件依次进行各级的滤波处理。
2.如权利要求1所述的滤波装置，其特征在于，所述系数存储部件及所述输出存储部件是由桶式移位器构成，一组的输出依次提供给所述滤波部件。
全文摘要
本发明的课题是有效地构成多级的滤波器。在数据缓冲器(30)中存储最新及过去的各级的输出数据。一方面，在系数缓冲器(32)中存储在各级的滤波器中所需的全部系数。第一次是与输入数据相对应地从数据缓冲器(30)及系数缓冲器(32)中读出所需的数据，进行积和运算，下一级开始将前一级中得到的输出作为输入，从数据缓冲器(30)及系数缓冲器(32)中读出所需的数据，进行积和运算。这样，可得到最终的滤波器的输出。
文档编号H03H17/04GK101047367SQ200710005230
公开日2007年10月3日 申请日期2007年2月12日 优先权日2006年3月29日
发明者山本泰典 申请人:三洋电机株式会社