专利名称：可应用于睡眠模式的记忆锁存器和主从触发器的制作方法
技术领域：
本发明涉及一种锁存器，尤其涉及一种可应用于睡眠模式的记忆锁存器。
背景技术：
近几年来，许多半导体集成逻辑装置(semiconductor integrated logicdevice)已被设计为可操作于动作模式(active mode)以及睡眠模式(sleepmode)。在动作模式下，逻辑装置中所有的元件皆可正常的被供应电源，使得逻辑装置可正常的工作。而在睡眠模式下，逻辑装置中部分元件的电源会被关闭用以减少电能的损耗，而逻辑装置中部分元件则被继续供应电源用以避免逻辑装置内的数据与设定值消失。因此，当逻辑装置再次回到动作模式时，即可根据之前的数据以及设定值来正常动作。为了要让逻辑装置在睡眠模式时存储数据与设定值，可运用于睡眠模式的记忆锁存器就因此应运而生。再者，睡眠模式也可被称之为关电睡眠模式(power down mode)。
请参照图1，其为现有可操作于动作模式以及睡眠模式的逻辑装置示意图。此逻辑装置包括开关(SW)、主电路11、隔离接口(isolation interface)15与锁存器13(latch)。其中，该开关(SW)可经由睡眠信号(SL)的控制使得主电路11在动作模式时获得电源(Vcc)供应，而在睡眠模式时终止主电路11电源(Vcc)供应。而睡眠信号(SL)为高电位时为睡眠模式，低电位时为动作模式。
再者，此逻辑装置操作于动作模式时，隔离接口15可直接进行主电路11与锁存器13之间的信号传递。也就是说，动作模式时，隔离接口不会变更主电路11与锁存器13的输出信号，而是将主电路11的输出信号直接传递至锁存器13，或者将锁存器13的输出信号直接传递至主电路11。
当此逻辑装置操作于睡眠模式时，由于主电路11已经没有电源(Vcc)供应，因此，为了使得锁存器13能够正常运作，隔离接口15必须隔离主电路11的输出信号，并且另行提供信号至锁存器13并使得锁存器13能够正常操作避免存储于锁存器13内的数据消失。
举例来说，请参照图2，其为现有锁存器的示意图。一般来说，锁存器13包括数据输入端(D)、时钟输入端(CK)、设定端(SB)、复位端(RB)、以及数据输出端(Q)。其中，数据输入端(D)可根据时钟输入端(CK)的时钟信号将数据暂存于锁存器13中，输出端(Q)可输出暂存于锁存器13中的数据，而设定端(SB)与复位端(RB)可视为控制端用以直接更改输出端(Q)上的信号。例如，当复位端(RB)接收到高电位信号时输出端(Q)会维持原状，当复位端(RB)接收到低电位信号时输出端(Q)会直接输出低电位信号；而当设定端(SB)接收到高电位信号时输出端(Q)会维持原状，当设定端(SB)接收到低电位信号时输出端(Q)会直接输出高电位信号。也就是说，为了使得锁存器13根据时钟信号操作时，设定端(SB)与复位端(RB)必须同时接收到高电位信号。
当逻辑装置操作于动作模式时，主电路可直接进行锁存器13的数据存取动作。也就是说，此时锁存器13的数据输入端(D)、时钟输入端(CK)、设定端(SB)、与复位端(RB)皆由主电路经过隔离接口15进行控制，使得锁存器13可正常操作。
然而，当逻辑装置操作于睡眠模式时，由于主电路没有电源(Vcc)供应，主电路的所有输出信号会降低至低电位。此时，隔离接口15必须隔离主电路与锁存器13的设定端(SB)与复位端(RB)的连接，用以避免锁存器13的设定端(SB)或者复位端(RB)接收到主电路所输出的低电位信号导致锁存器13的输出端(Q)的信号改变。也就是说，在睡眠模式时，隔离接口15必须自行提供高电位信号至锁存器13的设定端(SB)与复位端(RB)使得锁存器13于睡眠模式时依旧可以正常运作。
请参照图3，其为US6310491所公开的锁存电路(latching circuit)。此锁存电路(SLC1)包括锁存器(FF1)、第一开关(SW1)与第二开关(SW2)。其中，锁存器(FF1)包括数据输入端(D)、时钟输入端(Ψ)、睡眠信号输入端(SL)、反相睡眠信号输入端(SLB)、设定端(SB)、复位端(RB)、数据输出端(Q)以及反相数据输出端(QB)。其中，数据输入端(D)可根据时钟输入端(Ψ)的时钟信号将数据暂存于锁存器(FF1)中，输出端(Q)可输出暂存于锁存器(FF1)中的数据，而反相输出端(QB)与输出端(Q)的信号互补。再者，设定端(SB)与复位端(RB)可视为控制端用以直接更改输出端(Q)与反相输出端(QB)的信号。例如，当复位端(RB)接收到低电位信号时输出端(Q)会维持原状，当复位端(RB)接收到高电位信号时输出端(Q)会直接输出低电位信号；而当设定端(SB)接收到高电位信号时输出端(Q)会维持原状，当设定端(SB)接收到低电位信号时输出端(Q)会直接输出高电位信号。
再者，第一开关(SW1)与第二开关(SW2)的组合可视为隔离接口。因此，利用数据保持信号(data keep signal，KP)来控制第一开关(SW1)与第二开关(SW2)，使得锁存器(FF1)在睡眠模式与动作模式切换的过程不会造成锁存器(FF1)内存储的数据消失。也是说，当锁存器(FF1)在睡眠模式与动作模式切换的过程之前，数据保持信号(KP)会控制第一开关(SW1)与第二开关(SW2)并将复位端(RB)连接到接地端(GND)而将设定端(SB)连接到电源(VDD)，使得锁存器(FF1)于睡眠模式时可正常运作。
然而，现有锁存电路(SLC1)必须在锁存器之外另外设计隔离接口使得锁存器(FF1)在睡眠模式时能够正常操作。但是，增加隔离接口的设计会浪费电路的布局面积，使得现有锁存电路(SLC1)的布局面积较大并且增加成本。因此，设计可操作于睡眠模式、低布局面积且无隔离接口的锁存器则为本发明的主要目的。
发明内容
本发明的目的在于提供可操作于睡眠模式、低布局面积且无隔离接口的锁存器。
本发明提出一种锁存器，包括数据输入端，用于接收数据信号；数据输出端，用于输出该数据信号；控制端，用于接收控制信号以复位或者设定该数据输出端上的信号；睡眠信号端，用于接收睡眠信号以决定睡眠模式；第一逻辑电路，其输入端连接至该控制端、该数据输入端、以及该睡眠信号端，其输出端连接至该数据输出端；以及，第二逻辑电路，其输入端连接至该控制端、该数据输出端、以及该睡眠信号端，其输出端连接至该数据输入端；其中，该第一逻辑电路或该第二逻辑电路用于在该睡眠模式时，利用该睡眠信号来不理睬该控制信号。
如上所述的锁存器，其中该控制端包括复位端与设定端。
如上所述的锁存器，其中该第一逻辑电路包括第一或门，该第一或门的输入端连接至该睡眠信号端与该复位端；以及第一与非门，该第一与非门的第一输入端连接至该数据输入端，该第一与非门的第二输入端连接至该第一或门的输出端，且该第一与非门的输出端连接至该数据输出端。
如上所述的锁存器，其中该第二逻辑电路包括第二或门，该第二或门的输入端连接至该睡眠信号端与该设定端；以及第二与非门，该第二与非门的第一输入端连接至该数据输出端，该第二与非门的第二输入端连接至该第二或门输出端，且该第二与非门的输出端连接至该数据输入端。
本发明还提出一种主从触发器，包括数据输入端，用于接收数据信号；数据输出端，用于输出该数据信号；控制端，用于接收控制信号以复位或者设定该数据输出端上的信号；睡眠信号端，用于接收睡眠信号以决定睡眠模式；主锁存器，连接至该控制端、该数据输入端、以及该睡眠信号端，用以暂存该数据信号；以及从锁存器，连接至该控制端、该主锁存器的输出端、以及该睡眠信号端，该从锁存器的输出端连接至该数据输出端；其中，该主锁存器或该从锁存器用于在该睡眠模式时，利用该睡眠信号来不理睬该控制信号。
如上所述的主从触发器，其中该主锁存器包括第一逻辑电路，该第一逻辑电路的输入端连接至该控制端、该数据输入端、与该睡眠信号端；以及第二逻辑电路，该第二逻辑电路的输入端连接至该控制端、该第一逻辑电路的输出端、以及该睡眠信号端，该第二逻辑电路的输出端连接至该数据输入端；其中，该第一逻辑电路或该第二逻辑电路用于在该睡眠模式时，利用该睡眠信号来不理睬该控制信号。
如上所述的主从触发器，其中该从锁存器包括第三逻辑电路，该第三逻辑电路的输入端连接至该控制端、该第一逻辑电路的输出端、以及该睡眠信号端，且该第三逻辑电路的输出端连接至该数据输出端；以及第四逻辑电路，该第四逻辑电路的输入端连接至该控制端、该数据输出端、以及该睡眠信号端，该第四逻辑电路的输出端连接至该数据输入端；其中，该第三逻辑电路或该第四逻辑电路用于在该睡眠模式时，利用该睡眠信号来不理睬该控制信号。
如上所述的主从触发器，其中该控制端包括复位端与设定端。
本发明可以解决现有锁存器必须增加隔离接口使得锁存器的布局面积较大的缺点并有效地降低成本。
本发明可以通过下列附图及说明得到更深入的了解图1为现有可操作于动作模式以及睡眠模式的逻辑装置示意图。
图2为现有锁存器的示意图。
图3为US6310491所公开的锁存电路。
图4A为本发明的锁存器。
图4B为锁存器在睡眠模式的时序图。
图5为本发明的主从触发器。
其中，附图标记说明如下11主电路 13锁存器15隔离接口 100第一逻辑电路102第一或门104第一与非门110第二逻辑电路112第二或门114第二与非门 120第一传输门130第二传输门 140第一非门150第二非门200主锁存器210第三逻辑电路212第三或门214第三与非门 220第四逻辑电路222第四或门224第四与非门230第三传输门 240第四传输门250从锁存器260第五逻辑电路262第五或门264第五与非门270第六逻辑电路272第六或门274第六与非门 280第五传输门290第六传输门 292第三非门294第四非门
具体实施例方式
请参阅图4A，其为本发明的锁存器。而图4B则为锁存器在睡眠模式的时序图。本发明的锁存器设定为睡眠信号端(SL)接收高电位时为睡眠模式，而低电位时为动作模式。再者，数据输入端(D)可根据时钟输入端(CK)的时钟信号将数据暂存于锁存器中，输出端(Q)可输出暂存于锁存器中的数据，反相输出端(QB)与输出端(Q)的信号互补。再者，当复位端(RB)接收到高电位信号时输出端(Q)会维持原状，当复位端(RB)接收到低电位信号时输出端(Q)会直接输出低电位信号；当设定端(SB)接收到高电位信号时输出端(Q)会维持原状，当设定端(SB)接收到低电位信号时输出端(Q)会直接输出高电位信号。也就是说，当锁存器根据时钟信号操作时，设定端(SB)与复位端(RB)必须同时接收到高电位信号。
根据上述锁存器的设定，本发明锁存器包括第一逻辑电路(logiccircuit)100、第二逻辑电路110、第一传输门(Transmission gate)120、第二传输门130、第一非门140、与第二非门150。而第一逻辑电路100包括第一或门(OR gate)102与第一与非门(NAND gate)104；第二逻辑电路110包括第二或门112与第二与非门114。时钟输入端(CK)连接至串接的第一非门140与第二非门150用以产生互补的时钟信号(CKN、CKP)，而第一传输门120与第二传输门130皆受控于互补时钟信号，但二者的动作时间不同。
数据输入端(D)连接于第一传输门120的一端，而第一传输门120的另一端连接至第一与非门104的第一输入端；睡眠信号端(SL)与复位端(RB)连接至第一或门102的输入端，第一或门102的输出端连接至第一与非门104的第二输入端；而第一与非门104的输出端即为反相数据输出端(QB)。再者，反相数据输出端(QB)连接至第二与非门114的第一输入端；睡眠信号端(SL)与设定端(SB)连接至第二或门112的输入端，第二或门112的输出端连接至第二与非门114的第二输入端；而第二与非门114的输出端即为数据输出端(Q)。再者，数据输出端(Q)连接于第二传输门130的一端，而第二传输门130的另一端连接至第一与非门104的第一输入端。
当锁存器处于动作模式时，睡眠信号端(SL)为低电位、复位端(RB)与设定端(SB)为高电位。假设数据输入端(D)为高电位，当第一传输门120动作而第二传输门130不动作时，反相数据输出端(QB)输出低电位，而数据输出端(Q)输出高电位。而当第一传输门120不动作而第二传输门130动作时，此高电位即被锁存于锁存器中。再者，假设数据输入端(D)为低电位，当第一传输门120动作而第二传输门130不动作时，反相数据输出端(QB)输出高电位，而数据输出端(Q)输出低电位。而当第一传输门120不动作而第二传输门130动作时，此低电位即被锁存于锁存器中。
当锁存器处于动作模式且设定端(SB)动作时，睡眠信号端(SL)与设定端(SB)为低电位、复位端(RB)为高电位。此时，数据输出端(Q)输出高电位，反相数据输出端(QB)输出低电位。
当锁存器处于动作模式且复位端(RB)动作时，睡眠信号端(SL)与复位端(RB)为低电位、设定端(SB)为高电位。此时，数据输出端(Q)输出低电位，反相数据输出端(QB)输出高电位。
当锁存器处于睡眠模式时，睡眠信号端(SL)为高电位，此时不论复位端(RB)与设定端(SB)的电位为何，皆不会改变数据输出端(Q)与反相数据输出端(QB)输出的输出电位。也就是说，当锁存器处于睡眠模式时，锁存器对于复位端(RB)与设定端(SB)的信号状态是属于不理睬。因此，在睡眠模式时，锁存器依然可以存储数据，并等到动作模式再次动作时，输出原先存储于锁存器中的数据。
由图4B可知，当锁存器进入睡眠模式时，复位端(RB)与设定端(SB)的信号会逐渐由高电位降低至低电位。由于本发明的锁存器对于复位端(RB)与设定端(SB)的信号状态是属于不理睬，因此，锁存器依然可以存储数据。
再者，本发明锁存器的睡眠信号端(SL)、复位端(RB)、与设定端(SB)的动作设定皆可以任意变更，本领域技术人员可以根据锁存器每个端点的设定而改变第一逻辑电路100与第二逻辑电路110中的逻辑门进而达成本发明锁存器的动作原理。或者，仅设计复位端(RB)或者设定端(SB)于锁存器上。
请参照图5，其为本发明主从触发器(master-slave flip-flop)。主从触发器包括主锁存器200与从锁存器250，且主锁存器200与从锁存器250的结构皆与上述锁存器相同。其中，主锁存器200包括第三逻辑电路210、第四逻辑电路220、第三传输门230、第四传输门240。而第三逻辑电路210包括第三或门212与第三与非门214；第四逻辑电路220包括第四或门222与第四与非门224。从锁存器250包括第五逻辑电路260、第六逻辑电路270、第五传输门280、第六传输门290。而第五逻辑电路260包括第五或门262与第五与非门264；第六逻辑电路270包括第六或门272与第六与非门274。时钟输入端(CK)连接至串接的第三非门292与第四非门294用以产生互补的时钟信号(CKN、CKP)，而第三传输门230、第四传输门240、第五传输门280、与第六传输门290皆受控于互补时钟信号，而第三传输门230与第四传输门240二者的动作时间不同，而第三传输门230与第六传输门290同时动作；第四传输门240与第五传输门280同时动作。
再者，主从触发器的数据输入端(D)即为主锁存器200的数据输入端连接于第三传输门230的一端，而第三传输门230的另一端连接至第三与非门214的第一输入端；睡眠信号端(SL)与设定端(SB)连接至第三或门212的输入端，第三或门212的输出端连接至第三与非门214的第二输入端；而第三与非门214的输出端可连接至从锁存器250的数据输入端以及第四与非门224的第一输入端；睡眠信号端(SL)与复位端(RB)连接至第四或门222的输入端，第四或门222的输出端连接至第四与非门224的第二输入端；而第四与非门224的输出端连接于第四传输门240的一端，而第四传输门240的另一端连接至第三与非门214的第一输入端。
从锁存器250的数据输入端连接于第五传输门280的一端，而第五传输门280的另一端连接至第五与非门264的第一输入端；睡眠信号端(SL)与复位端(RB)连接至第五或门262的输入端，第五或门262的输出端连接至第五与非门264的第二输入端；而第五与非门264的输出端即为主从触发器的数据输出端(Q)。再者，主从触发器的数据输出端(Q)连接至第六与非门274的第一输入端；睡眠信号端(SL)与设定端(SB)连接至第六或门272的输入端，第六或门272的输出端连接至第六与非门274的第二输入端；而第六与非门274的输出端即为主从触发器的反相数据输出端(QB)。再者，主从触发器的反相数据输出端(QB)连接于第六传输门290的一端，而第六传输门290的另一端连接至第五与非门264的第一输入端。
因此，当主从触发器处于动作模式时，根据时钟信号(CKN、CKP)的动作数据输入端(D)的数据会依序存储于主锁存器200与从锁存器250。且在动作模式时，利用设定端(SB)与复位端(RB)可随时控制主从触发器的数据输出端(Q)的输出信号。
当主从触发器处于睡眠模式时，主从触发器对于复位端(RB)与设定端(SB)的信号状态是属于不理睬。因此，主锁存器200以及从锁存器250依然可以存储数据，并等到动作模式再次动作时，输出原先存储于主从触发器中的数据。
再者，由于睡眠模式时，主从触发器的主锁存器200以及从锁存器250皆同时存储数据。因此，为了降低电能的损耗，本发明还可于主从触发器的睡眠模式时仅提供电源至主锁存器200以及从锁存器250其中之一即可。当动作模式再次动作时，亦可以输出原先存储于主从触发器中的数据。
因此，运用本发明的锁存器，可以解决现有锁存器必须增加隔离接口使得锁存器的布局面积较大的缺点并有效地降低成本。另外，本发明各实施例中的各逻辑电路100、110、210、240可以采用AOI(And-Or-Inverter)结构来实现，故仅需以6个晶体管就可实现各三端逻辑电路100、110、210、240，使本发明技术的电路更精简、布局面积更小。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限制本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变更与修饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。
权利要求
1.一种锁存器，包括数据输入端，该数据输入端用于接收数据信号；数据输出端，该数据输出端用于输出该数据信号；控制端，该控制端用于接收控制信号以复位或者设定该数据输出端上的信号；睡眠信号端，该睡眠信号端用于接收睡眠信号以决定睡眠模式；第一逻辑电路，该第一逻辑电路的输入端连接至该控制端、该数据输入端、以及该睡眠信号端，该第一逻辑电路的输出端连接至该数据输出端；以及第二逻辑电路，该第二逻辑电路的输入端连接至该控制端、该数据输出端、以及该睡眠信号端，该第二逻辑电路的输出端连接至该数据输入端；其中，该第一逻辑电路或该第二逻辑电路用于在该睡眠模式时，利用该睡眠信号来不理睬该控制信号。
2.如权利要求1所述的锁存器，其中该控制端包括复位端与设定端。
3.如权利要求2所述的锁存器，其中该第一逻辑电路包括第一或门，该第一或门的输入端连接至该睡眠信号端与该复位端；以及第一与非门，该第一与非门的第一输入端连接至该数据输入端，该第一与非门的第二输入端连接至该第一或门的输出端，且该第一与非门的输出端连接至该数据输出端。
4.如权利要求3所述的锁存器，其中该第二逻辑电路包括第二或门，该第二或门的输入端连接至该睡眠信号端与该设定端；以及第二与非门，该第二与非门的第一输入端连接至该数据输出端，该第二与非门的第二输入端连接至该第二或门输出端，且该第二与非门的输出端连接至该数据输入端。
5.一种主从触发器，包括数据输入端，该数据输入端用于接收数据信号；数据输出端，该数据输出端用于输出该数据信号；控制端，该控制端用于接收控制信号以复位或者设定该数据输出端上的信号；睡眠信号端，该睡眠信号端用于接收睡眠信号以决定睡眠模式；主锁存器，该主锁存器连接至该控制端、该数据输入端、以及该睡眠信号端，用以暂存该数据信号；以及从锁存器，该从锁存器连接至该控制端、该主锁存器的输出端、以及该睡眠信号端，该从锁存器的输出端连接至该数据输出端；其中，该主锁存器或该从锁存器用于在该睡眠模式时，利用该睡眠信号来不理睬该控制信号。
6.如权利要求5所述的主从触发器，其中该主锁存器包括第一逻辑电路，该第一逻辑电路的输入端连接至该控制端、该数据输入端、与该睡眠信号端；以及第二逻辑电路，该第二逻辑电路的输入端连接至该控制端、该第一逻辑电路的输出端、以及该睡眠信号端，该第二逻辑电路的输出端连接至该数据输入端；其中，该第一逻辑电路或该第二逻辑电路用于在该睡眠模式时，利用该睡眠信号来不理睬该控制信号。
7.如权利要求6所述的主从触发器，其中该从锁存器包括第三逻辑电路，该第三逻辑电路的输入端连接至该控制端、该第一逻辑电路的输出端、以及该睡眠信号端，且该第三逻辑电路的输出端连接至该数据输出端；以及第四逻辑电路，该第四逻辑电路的输入端连接至该控制端、该数据输出端、以及该睡眠信号端，该第四逻辑电路的输出端连接至该数据输入端；其中，该第三逻辑电路或该第四逻辑电路用于在该睡眠模式时，利用该睡眠信号来不理睬该控制信号。
8.如权利要求5所述的主从触发器，其中该控制端包括复位端与设定端。
全文摘要
本发明提供一种可应用于睡眠模式的记忆锁存器和主从触发器，该锁存器包括数据输入端，可接收数据信号；数据输出端，可输出该数据信号；控制端，可接收控制信号用以复位或者设定该数据输出端上的信号；睡眠信号端，可接收睡眠信号用以决定睡眠模式；第一逻辑电路，输入端连接至该控制端、该数据输入端、与该睡眠信号端，输出端连接至该数据输出端；以及第二逻辑电路，输入端连接至该控制端、该数据输出端、与该睡眠信号端，输出端连接至该数据输入端；其中，该第一逻辑电路或该第二逻辑电路可在该睡眠模式时，利用该睡眠信号来不理睬该控制信号。本发明可以解决现有锁存器必须增加隔离接口使得锁存器的布局面积较大的缺点并有效地降低成本。
文档编号H03K3/037GK101051826SQ20071008908
公开日2007年10月10日 申请日期2007年3月29日 优先权日2007年3月29日
发明者谢尚志, 吴政晃 申请人:智原科技股份有限公司