专利名称：触发电路的制作方法
技术领域：
本发明涉及锁存被输入的数据的触发电路。
背景技术：
以便携设备为代表的电池驱动的设备中搭载的LIS(大规模集成电路)被要求降低耗电。如非专利文献1的图2所记载的那样，由于LSI消耗的电力的20％～45％作为基于时钟信号的电容充放电的电力而被消耗，所以为了降低LSI的耗电，降低该充放电的电力是有效的。
时钟信号的充放电的电力与电源电压的乘方成正比，所以为了削减由时钟信号的开关转换消耗的电力，提出了降低时钟缓冲器(clock buffer)的电源电压来减小时钟信号的振幅的方法。这里，若使针对电路内全部元件的电源电压降低，则担心会导致延迟时间增加而使性能恶化，但仅降低时钟缓冲器的电源电压，由于延迟时间的增加仅限定于时钟缓冲器，所以不会使芯片的性能恶化，可以降低LSI整体的耗电。
作为降低以便携设备为代表的电池驱动的设备中搭载的LIS的耗电的方法，提出了使耗电占的比例高的时钟信号的振幅比电源电压低，由此使LSI动作的方法。
图1是表示非专利文献2中公开的以低振幅时钟进行动作的主从型的触发器1000的电路图。触发器1000输入低振幅时钟CLK和输入数据D，输出输出数据Q以及反相输出数据QN。触发器1000包括时钟控制电路110、主锁存电路120、和从锁存电路130。
时钟控制电路110包括反相器INV1。反相器INV1被施加比电源电压低的电压，使输入到触发器1000的低振幅时钟CLK反相，生成低振幅反相时钟CLKb。时钟控制电路110对主锁存电路120输出低振幅时钟CLK。另外，时钟控制电路110对从锁存电路130输出低振幅反相时钟CLKb。
主锁存电路120在低振幅时钟CLK为高电平时被激活，并将输入数据D取入到主锁存电路120。从锁存电路130在低振幅反相时钟CLKb为高电平时被激活，并将由主锁存电路120取入的数据取入到从锁存电路130中。从锁存电路130输出被激活时取入的数据作为输出数据Q，另外，输出将其反相后的数据作为反相输出数据QN。
在触发器1000中，主锁存电路120的激活控制通过主锁存电路120所具备的晶体管M3来进行。另外，从锁存电路130的激活控制通过从锁存电路130所具备的晶体管M6来进行。晶体管M3和M6都是N沟道MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，由于其栅极端子为接地电平时完全截止，所以主锁存电路120和从锁存电路130被构成为在非激活状态下不流过不需要的电流。
非专利文献1Takayasu Sakurai、Hiroshi Kawaguchi and TadahiroKuroda、“Low-power CMOS Design through Vth Control and Low SwingCircuits”、ISLPED，1997、International Symposium on Low Power Electronicsand Design，pp.1-非专利文献2Young-Su Kwon，Bong-il Park，In-Cheiol Park，and Chong-Min Kyung、“A new single-clock flip-flop for half-swingclocking”、Proc.Of ASP-DAC’99，pp.117-121在图1的触发器1000中，在低振幅时钟CLK成为高电平期间，由于主锁存电路120始终被激活，所以在该期间，需要在外部保持输入数据D使其不变化，存在保持时间增大的问题。
另外，在非专利文献2的电路中，由于以反相时钟信号使从锁存电路激活，所以存在到输出数据为止的延迟时间变长的问题。另外，由于低振幅时钟为高电平的期间，主锁存电路始终被激活，所以在该期间产生数据转变，主锁存电路动作，从而存在消耗不必要的电力的问题。
发明内容
本发明鉴于上述状况而实现，其目的之一在于提供可以实现低耗电的触发电路。另外，本发明的其他目的在于提供保持时间短的触发电路。
本发明的一方式关于触发电路。该触发电路包括基于第一时钟锁存输入数据的锁存电路，锁存电路在第一时钟和相位与该第一时钟不同的第二时钟的相位差期间，取入输入数据。
“第一时钟”和“第二时钟”可以是相同相位也可以是相反相位。当为相同相位时，在第一时钟为高电平第二时钟为低电平、第一时钟为低电平第二时钟为高电平的任意期间内，可以取入输入数据。当为相反相位时，在第一时钟为高电平第二时钟为高电平、第一时钟为低电平第二时钟为低电平的任意期间，可以取入输入数据。
根据该方式，由于锁存电路在相位差期间取入输入数据，所以即使在除此之外的期间内输入数据发生转变，由于电平转变不会传递到触发电路的内部，所以可抑制不需要的动作，降低耗电。
锁存电路也可包括晶体管对，其被输入输入数据以及将该输入数据反相后的信号。晶体管对可在相位差期间激活。由此，即使输入数据在相位差期间之外发生转变，由于电平转变不会传递到触发电路的内部，所以可抑制不需要的动作，降低耗电。
本发明的其他方式也涉及触发电路。该触发电路包括第一锁存电路，其基于第一时钟锁存输入数据；和第二锁存电路，其锁存由第一锁存电路锁存的数据，生成输出数据，其中第一锁存电路在第一时钟和相位与该第一时钟不同的第二时钟的相位差期间被激活，取入输入数据，第二锁存电路在第一锁存电路未被激活时，锁存由第一锁存电路锁存的数据。
根据该方式，由于第一锁存电路在相位差期间取入输入数据，所以即使在除此之外的期间内输入数据发生转变，由于电平转变不会传递到触发电路的内部，所以可抑制不需要的动作，降低耗电。另外，可以由第二锁存电路控制输出时刻。
本发明的触发电路还可具备时钟控制电路，其包括串联连接的多段反相器，第一时钟被输入到初段的反相器，并将最终段的反相器的输出作为第二时钟而输出。由此，由于根据反相器的驱动能力或个数可容易地决定时钟控制电路的延迟时间，所以可以简单地设计时钟控制电路。
根据本发明的其他方式，提供基于时钟信号锁存输入数据的触发电路。该触发电路包括晶体管对，其被输入输入数据以及将该输入数据反相后的信号；激活电路，其在导通状态下使晶体管对激活；和控制电路，其接受时钟信号，在从其边沿的时刻开始的规定期间之内，将激活电路设定为导通状态。
根据该方式，晶体管对只在从时钟信号的某一边沿开始的规定期间之内被激活，所以即使在除此之外的期间内输入数据发生转变，由于电平转变不会传递到触发电路的内部，所以可抑制不需要的动作，降低耗电。
激活电路可包括串联连接的第一、第二激活晶体管。控制电路在从边沿的时刻开始的规定期间之内，使第一、第二激活晶体管两者导通，在除此之外的期间，使第一、第二激活晶体管的至少一方截止。
该情况下，在第一、第二激活晶体管两者导通的期间，激活电路成为导通状态，可以使晶体管对激活。
控制电路可包括使时钟信号仅延迟规定的延迟时间的延迟电路。该控制电路使第一、第二激活晶体管的任意一方的导通截止对应于时钟信号，使另一方的导通截止对应于延迟后的时钟信号。
延迟电路可以是多段的反相器。该情况下，在从时钟信号的正沿开始经过延迟时间的期间，多段的反相器的输出与原来的时钟信号可以使第一激活晶体管和第二激活晶体管同时导通。
也可以是时钟信号被低振幅化为比供给到本触发电路的第一电源电压低的第二电源电压，向延迟电路供给第二电源电压。
在该情况下，由于降低了基于时钟信号的充放电的电力，所以可降低电路整体的耗电。
另外，以上的构成要素的任意的组合，以及在方法、装置等之间变换本发明的表现，作为本发明的方式是有效的。
(发明效果)根据本发明，可削减耗电。
图1是表示现有的低振幅时钟用触发器的构成的电路图。
图2是表示实施方式1所涉及的低振幅时钟用触发器的构成的电路图。
图3是实施方式1所涉及的低振幅时钟用触发器的动作时序图。
图4是表示实施方式1的第一变形例所涉及的低振幅时钟用触发器的构成的电路图。
图5是表示实施方式1的第一变形例所涉及的低振幅时钟用触发器的动作时序图。
图6是表示实施方式1的第二变形例所涉及的低振幅时钟用触发器的构成的电路图。
图7是表示实施方式2所涉及的触发电路的构成的电路图。
图8是表示图7的触发电路的动作状态的时间图。
图9是表示实施方式2的第一变形例所涉及的触发电路的构成的电路图。
图10是表示实施方式2的第二变形例所涉及的触发电路的构成的电路图。
图11是表示图9的触发电路的变形例所涉及的触发电路的构成的电路图。
图12是表示图7、图9的触发电路的变形例所涉及的触发电路的构成的电路图。
图13是表示图10的触发电路的变形例所涉及的触发电路的构成的电路图。
图14是表示图7、图的触发电路的变形例所涉及的触发电路的构成的电路图。
图中100-触发电路；10-锁存电路；12-晶体管对；14-输入反相器；16-内部反相器；18-输出反相器；20-激活电路；30-时钟控制电路；M1-第一输入晶体管；M2-第二输入晶体管；M3-第一激活晶体管；M4-第二激活晶体管；102-输入端子；104-输出端子；106-反相输出端子；108-时钟端子；32-延迟电路；200-触发电路；210-时钟控制电路；220-主锁存电路；230-从锁存电路；222-主侧数据保持电路；223-主锁存电路。
具体实施例方式
下面，参照附图基于优选实施方式说明本发明。对各附图中所示的相同或相等的构成要素、部件、处理标记相同的符号，并适当省略重复的说明。另外，实施方式并非限定本发明而只是示例，实施方式中记述的全部特征及其组合未必是发明的本质。
图2是本发明的实施方式1所涉及的触发器200的电路图。触发器200输入低振幅时钟CLK和输入数据D，输出输出数据Q和反相输出数据QN。低振幅时钟CLK是以比电源电压低的电压电平振动的时钟。触发器200与低振幅时钟CLK同步地取入输入数据D，将取入的数据作为输出数据Q，另外，将其反相数据作为输出反相数据QN而输出。触发器200包括时钟控制电路210、主锁存电路220、从锁存电路230。
时钟控制电路210包括反相器INV11、反相器INV12、反相器INV13，分别串联连接。反相器INV11的输入端子与低振幅时钟CLK连接。反相器INV11、反相器INV12、反相器INV13被施加比电源电压低的电压，通过这三个反相器INV11～INV13，输入到反相器INV11的低振幅时钟CLK被延迟，并进一步被反相，而生成低振幅反相时钟CLKb。
时钟控制电路210对主锁存电路220输出低振幅时钟CLK和低振幅反相时钟CLKb。另外，时钟控制电路210还包括反相器INV21，反相器INV21的输入端子与低振幅时钟CLK连接，反相器INV21的输出端子与晶体管M17的栅极端子连接。时钟控制电路210对从锁存电路230输出从用低振幅反相时钟CLKbs。
另外，在本实施方式中，表示了在时钟控制电路210中包括3个反相器的例子，但只要是具备奇数个反相器即可，可以通过串联连接的奇数个反相器，将输入到触发器200的低振幅时钟CLK反相，生成低振幅反相时钟CLKb。此时，如后面所述，反相器的个数只要是可使低振幅时钟CLK延迟对于主锁存电路220激活而取入输入数据D来说充足的时间的最低限的个数即可。
主锁存电路220在低振幅时钟CLK从低电平向高电平变化时被激活，将输入数据D取入到主锁存电路220。主锁存电路220包括晶体管M11、晶体管M12、晶体管M13、晶体管M14、反相器INV14、反相器INV15、反相器INV16。晶体管M13、晶体管M14构成激活电路20。晶体管M11、晶体管M12、晶体管M13、晶体管M14都是N沟道型MOSFET。
在主锁存电路220中，输入数据D与晶体管M11的栅极端子和反相器INV14的输入端子连接。反相器INV14的输出端子与晶体管M12的栅极端子连接。晶体管M11的源极端子和晶体管M12的源极端子均与晶体管M13的漏极端子连接。
晶体管M14的漏极端子与晶体管M13的源极端子连接，晶体管M14的源极端子接地。另外，晶体管M13的栅极端子被输入低振幅时钟CLK，晶体管M14的栅极端子被输入低振幅反相时钟CLKb。
而且，在晶体管M11的漏极端子和晶体管M12的漏极端子之间，设有主侧数据保持电路222，在主锁存电路220中取入的数据被保持于主侧数据保持电路222。主侧数据保持电路222包括反相器INV15和反相器INV16。反相器INV15的输入端子以及反相器INV16的输出端子与晶体管M11的漏极端子连接，另外，反相器INV15的输出端子以及反相器INV16的输入端子与晶体管M12的漏极端子连接。
主锁存电路220的激活控制通过晶体管M13和晶体管M14进行。即，当低振幅时钟CLK以及低振幅反相时钟CLKb均为高电平时，晶体管M13和晶体管M14均成为导通状态，主锁存电路220被激活。当低振幅时钟CLK以及低振幅反相时钟CLKb的至少某一方为低电平时，由于晶体管M13或晶体管M14为截止状态，所以主锁存电路220为非激活状态。此时，由于晶体管M13和晶体管M14都是N沟道型MOSFET，通过使它们的栅极端子成为接地电平来使其完全截止，所以主锁存电路220在非激活状态下不流动不需要的电流。
从锁存电路230在从用低振幅反相时钟CLKbs为高电平时被激活，将由主锁存电路220取入的数据取入到从锁存电路230并输出。从锁存电路230包括晶体管M15、晶体管M16、晶体管M17、反相器INV17、反相器INV18、反相器INV19、反相器INV20。晶体管M15、晶体管M16、晶体管M17都是N沟道型MOSFET。
在从锁存电路230中，晶体管M15的栅极端子通过信号线N与晶体管M11的漏极端子连接。晶体管M16的栅极端子通过信号线P与晶体管M12的漏极端子连接。晶体管M15的源极端子和晶体管M16的源极端子均与晶体管M17的漏极端子连接。晶体管M17的栅极端子被输入低振幅时钟CLK，源极端子接地。
另外，在晶体管M15的漏极端子和晶体管M16的漏极端子之间，设有从侧数据保持电路232，在从锁存电路230中取入的数据被保持于从侧数据保持电路232。从侧数据保持电路232包括反相器INV17和反相器INV18。反相器INV17的输入端子以及反相器INV18的输出端子与晶体管M15的漏极端子连接，另外，反相器INV17的输出端子以及反相器INV18的输入端子与晶体管M16的漏极端子连接。
而且，晶体管M15的漏极端子通过信号线QI也与反相器INV19的输入端子连接，反相器INV19的输出端子与反相输出数据QN端子连接。另外，晶体管M16的漏极端子通过信号线QNI也与反相器INV20的输入端子连接，反相器INV20的输出端子与输出数据Q端子连接。
从锁存电路230的激活控制通过晶体管M17进行。即，当从用低振幅反相时钟CLKbs为高电平时，晶体管M17成为导通状态，从锁存电路230被激活。当从用低振幅反相时钟CLKbs为低电平时，晶体管M17成为截止状态，所以从锁存电路230为非激活状态。此时，由于晶体管M17是N沟道型MOSFET，通过使它们的栅极端子为接地电平而完全截止，所以从锁存电路230在非激活状态下不流动不需要的电流。
对如上述构成的本实施方式所涉及的触发器200的动作进行说明。图3是触发器200的动作时序图。
若输入到触发器200的低振幅时钟CLK从低电平转变到高电平，则在时钟控制电路210中，低振幅反相时钟CLKb延迟反相器INV11、反相器INV12、反相器INV13中的延迟时间后，从高电平转变到低电平。由此，生成低振幅时钟CLK和低振幅反相时钟CLKb均成为高电平的数据取入期间φ1。
在数据取入期间φ1，主锁存电路220被激活，输入数据D被取入主锁存电路220。例如，当输入数据D的值在数据取入期间φ1为“1”(高电平)时，主锁存电路220通过取入输入数据的值“1”，从而信号线N成为低电平，信号线P成为高电平。
若低振幅反相时钟CLKb从高电平转变到低电平，数据取入期间φ1结束，则主锁存电路220从激活状态变为非激活状态。当主锁存电路220处于非激活状态时，即使输入数据D的值变化，主锁存电路220也不取入输入数据D，由此，信号线N以及信号线P的电平也不变化。
另一方面，当低振幅时钟CLK为低电平时，从锁存电路230处于激活状态。因此，此时，从锁存电路230取入在数据取入期间φ1确定的信号线N以及信号线P的信号电平，根据这些信号电平确定信号线QI和信号线QNI的电平。例如，在数据取入期间φ1，当确定信号线N为低电平、信号线P为高电平的情况下，信号线QI为高电平，信号线QNI为低电平。
另外，即使低振幅时钟CLK为高电平，在数据取入期间φ1后，主锁存电路220处于非激活状态，信号线N以及信号线P的值不变化，所以在根据数据取入期间φ1结束时刻的信号线N以及信号线P的值决定了信号线QI和信号线QNI的信号电平后，这些信号线也不变化，以决定的电平进行确定。
由从锁存电路230确定的信号线QI以及信号线QNI分别通过反相器INV19以及反相器INV20将信号电平反相，并将其作为反相输出数据QN以及输出数据Q输出。
以上，对实施方式所涉及的触发器200的构成以及动作进行了说明。根据本实施方式所涉及的触发器200，采用下述构成在时钟控制电路210中，通过奇数个的反相器使低振幅时钟CLK延迟且反相并生成低振幅反相时钟CLKb，当低振幅时钟CLK和低振幅反相时钟CLKb都为高电平时，即在数据取入期间φ1，主锁存电路220激活。由此，可以获得以下的作用效果。
(1)即使从锁存电路230被激活，由于在数据取入期间φ1以外主锁存电路220处于非激活状态，所以主锁存电路220和从锁存电路230之间不产生不需要的信号的传播。由此，不产生不需要的耗电，可以抑制耗电。
(2)由于主锁存电路220的激活仅是设于时钟控制电路210的奇数个反相器的延迟时间量，所以可以通过该奇数个反相器的延迟时间决定输入数据D的保持时间。因此，只要按照所述延迟时间成为主锁存电路220被激活时用于取入输入数据所需的充足的时间的方式，决定时钟控制电路210的反相器的驱动能力或个数，即可缩短触发器200的保持时间。
图4是实施方式1的第一变形例所涉及的触发器201的电路图。第一变形例所涉及的触发器201包括时钟控制电路211、主锁存电路221以及从锁存电路230。从锁存电路230的构成与图2所示的触发器200相同，所以省略说明。
时钟控制电路211包括反相器INV11、反相器INV12、反相器INV13以及反相器INV22，分别被串联连接。反相器INV11的输入端子与高电平比电源电压低的电压电平振动的低振幅时钟CLK连接。通过4个反相器INV11～INV13、INV22，从而输入到反相器INV11的低振幅时钟CLK被延迟。另外，通过使用公知的电平移动电路，生成以低电平比接地电压高的电压电平振动的低振幅延迟时钟CLKd。
时钟控制电路211对主锁存电路221输出低振幅时钟CLK和低振幅延迟时钟CLKd。时钟控制电路211还包括反相器INV21，反相器INV21的输入端子与低振幅时钟CLK连接，反相器INV21的输出端子与晶体管M17的栅极端子连接。时钟控制电路211对从锁存电路230输出从用低振幅反相时钟CLKbs。
另外，在本变形例中，示出了在时钟控制电路211中包括4个反相器的例子，但只要具备偶数个反相器即可，通过串联连接的偶数个反相器，使输入到触发器201的低振幅时钟CLK延迟，也可生成低振幅延迟时钟CLKd。此时，如后面所述，反相器的个数只要是可使低振幅时钟CLK延迟对于主锁存电路221激活而取入输入数据D来说充足的时间的最低限的个数即可。
主锁存电路221包括晶体管M11、晶体管M12、晶体管M18、晶体管M19、晶体管M13、反相器INV14、反相器INV15、反相器INV16。晶体管M13、晶体管M18以及晶体管M19构成激活电路20a。晶体管M11、晶体管M12、晶体管M13都是N沟道型MOSFET，晶体管M18和晶体管M19都是P沟道型MOSFET。晶体管M11和晶体管M12、晶体管M18和晶体管M19分别成对。
下面，关于第一变形例所涉及的主锁存电路221，省略与图2所示的触发器200的主锁存电路220共同点的说明，对不同点进行说明。在第一变形例所涉及的主锁存电路221中，不使用晶体管M14。因此，晶体管M13的源极端子直接接地。
晶体管M11的漏极端子与晶体管M18的漏极端子连接，晶体管M12的漏极端子与晶体管M19的漏极端子连接。在晶体管M18的源极端子和晶体管M19的源极端子之间，设有主侧数据保持电路222。对晶体管M18以及晶体管M19的栅极端子，公共地输入所述的低振幅延迟时钟CLKd。
对如上述构成的本变形例所涉及的触发器201的动作进行说明。图5是触发器201的动作时序图。
若被输入到触发器201的低振幅时钟CLK从低电平转变到高电平，则在时钟控制电路211中，低振幅延迟时钟CLKd延迟反相器INV11、反相器INV12、反相器INV13以及反相器INV22中的延迟时间量后，从低电平转变到高电平。由此，生成低振幅时钟CLK为高电平且低振幅延迟时钟CLKd为低电平的数据取入期间φ1。
在数据取入期间φ1中，主锁存电路221被激活，输入数据D被取入到主锁存电路221。例如，输入数据D的值在数据取入期间φ1为“1”(高电平)时，主锁存电路221通过取入输入数据值“1”，从而信号线N为低电平，信号线P为高电平。
若低振幅延迟时钟CLKd从低电平转变到高电平，数据取入期间φ1结束，则主锁存电路221从激活状态变为非激活状态。当主锁存电路221处于非激活状态的情况下，即使输入数据D的值变化，主锁存电路221也不取入输入数据D，因此，信号线N以及信号线P中的电平也不变化。从锁存电路230的动作与图3所说明的动作相同。
图6是实施方式1的第二变形例所涉及的触发器202的电路图。第二变形例所涉及的触发器202包括时钟控制电路212、主锁存电路223以及从锁存电路230。从锁存电路230的构成由于与图2所示的触发器200相同，故省略说明。
时钟控制电路212是在图2所示的时钟控制电路210中追加了与门213的构成。对与门213的两个输入端子，分别输入低振幅时钟CLK以及从反相器INV13输出的低振幅反相时钟CLKb。与门213的输出端子与晶体管M13的栅极端子连接。与门213只在低振幅时钟CLK和低振幅反相时钟CLKb都为高电平时输出高电平。当低振幅时钟CLK和低振幅反相时钟CLKb中的至少一个为低电平时，输出低电平。
第二变形例所涉及的主锁存电路223是除去了图2所示的主锁存电路220的晶体管M14后的结构。因此，晶体管M13的源极端子直接接地。对晶体管M13的栅极端子输入与门213的输出信号。
如上所述构成的本变形例所涉及的触发器202的动作与图3所示的触发器200的动作相同。
以下，基于实施方式1对本发明进行了说明。实施方式1是示例，本领域技术人员能够理解上述这些各构成要素或各处理工序的组合可实现各种变形例，这样得到的变形例也在本发明的范围内。
例如，也可以构成为具有对触发器200将输出数据Q设定为“1”的置位功能、将输出数据Q设定为“0”的复位功能，或具有这两个功能。在该情况下，在主侧数据保持电路222或从侧数据保持电路232中，可以改变反相器INV15、反相器INV16、反相器INV17、反相器INV18，使用NAND电路或NOR电路，将置位信号或复位信号与NAND电路或NOR电路的输入端子中的一个连接。
在实施方式1中，表示了全部用N沟道型MOSFET构成晶体管M11～M17的例子，但也可以全部用P沟道型MOSFET构成晶体管M11～M17。此时，向晶体管M14以及晶体管M17的源极端子施加电源电压。另外，在该情况下，由于信号的极性相反，所以主锁存电路220在低振幅时钟CLK和低振幅反相时钟CLKb都为低电平时被激活，从锁存电路230在低振幅时钟CLK为高电平时被激活。
另外，在优选的方式中，低振幅时钟CLK、低振幅反相时钟CLKb被低振幅化为比供给到本触发电路的第一接地电压高的第二接地电压和供给到本触发电路的第一电源电压的幅度，也可向延迟电路供给第二接地电压。
在实施方式1中，表示了输入低振幅时钟作为输入时钟的例子，但也可输入具有与电源电压相同幅度的振幅的时钟。
在实施方式1中，表示了作为触发电路200的输出而具备输出数据Q以及反相输出数据QN的例子，但也可以构成为仅具有一方的数据。
图7是表示实施方式2所涉及的触发电路100的构成的电路图。触发电路100作为输入输出端子具备被输入输入数据D的输入端子102、将输出信号Q输出的输出端子104、输出反相输出信号*Q的反相输出端子106、输入时钟信号CK的时钟端子108。在本实施方式中，某逻辑信号的反相、即互补电平用*表示。该触发电路100基于时钟信号CK锁存输入数据D，将输出信号Q和反相输出信号*Q输出。
触发电路100包括锁存电路10和时钟控制电路30。
锁存电路10包括晶体管对12、输入反相器14、内部反相器16a、16b、输出反相器18a、18b和激活电路20，是保持输入数据D的电路。
晶体管对12被构成为包括作为N沟道型MOSFET的第一和第二输入晶体管M1、M2，两个输入晶体管M1、M2的源极被公共连接。第一输入晶体管M1的栅极与输入端子102连接，被输入输入信号D。对第二输入晶体管M2的栅极输入通过输入反相器14反相后的输入信号*D。输入晶体管M1、输入晶体管M2在被激活的状态下，对应于输入信号D而互补地导通截止。晶体管对12被激活的状态是指，在晶体管导通的状态下，从第一固定电位(电源)到第二固定电位(接地)的路径能电导通。下面，将第一输入晶体管M1和第二输入晶体管M2各自的漏极称为内部节点N1、N2，将分别出现于此的信号称作内部信号QI、QNI。
第一输入晶体管M1的漏极和第二输入晶体管M2的漏极，即内部节点N1、N2经相互朝反向连接的第一内部反相器16a和第二内部反相器16b连接。第一内部反相器16a和第二内部反相器16b作为以相互补的电平保持内部节点N1、N2的内部信号QI、QNI的存储部而发挥作用，构成数据保持电路22。
第一输出反相器18a将内部节点N1的内部信号QI反相，并从输出端子104输出。另外，第二输出反相器18b将内部节点N2的内部信号QNI反相，并从反相输出端子106输出。
激活电路20被设于晶体管对12和作为固定电位的接地电位之间。激活电路20在导通状态下使晶体管对12激活。在本实施方式所涉及的触发电路100中，激活电路20包括串联连接的第一、第二激活晶体管M3、M4。第一激活晶体管M3、第二激活晶体管M4都是N沟道型MOSFET。第一激活晶体管M3的漏极与构成晶体管对12的第一输入晶体管M1、第二输入晶体管M2的源极连接。第一激活晶体管M3的源极和第二激活晶体管M4的漏极连接，第二激活晶体管M4的源极被接地。激活电路20在第一激活晶体管M3、第二激活晶体管M4都导通时成为导通状态，并使晶体管对12激活。
时钟控制电路30接受时钟信号CK，在从其正沿的时刻开始的规定的取入期间Tx内，将激活电路20设定为导通状态。在本实施方式中，控制电路30在从正沿的时刻开始到经过取入期间Tx为止的期间，使第一激活晶体管M3和第二激活晶体管M4两者导通，在此之外的期间，使第一激活晶体管M3和第二激活晶体管M4中的至少一方截止。
为此，控制电路30被构成为包括使时钟信号CK延迟规定延迟时间τ的延迟电路32。原来的时钟信号CK以及延迟后的时钟信号CKd分别被输入到第一激活晶体管M3和第二激活晶体管M4的栅极。通过调节延迟时间，可以调节第一激活晶体管M3、第二激活晶体管M4都变为导通的时间、即锁存电路10的激活期间。
在本实施方式中，延迟电路32被构成为包括奇数段的反相器，使时钟信号CK延迟，且输出反相后的时钟信号CKd。
在优选的本实施方式中，时钟信号CK被低振幅化为比供给到本触发电路100的第一电源电压低的第二电源电压。进而，向延迟电路32供给第二电源电压，奇数段的反相器通过该第二电源电压而动作。
对如上述构成的触发电路100的动作进行说明。图8是表示图7的触发电路100的动作状态的时间图。
在时刻t0以前，时钟信号CK为低电平、反相后的时钟信号CKd为高电平。在时刻t0，若时钟信号CK变为高电平，则时钟信号CK以及反相后的时钟信号CKd都为高电平，激活电路20的第一激活晶体管M3和第二激活晶体管M4同时导通，锁存电路10被激活。
若第一激活晶体管M3、第二激活晶体管M4两者都变为导通而激活电路20变为导通状态，则第一激活晶体管M3的漏极、和第一输入晶体管M1、第二输入晶体管M2的源极的电位变为低电平。
在时刻t0，若锁存电路10被激活，则取入输入信号D。在时刻t0，由于输入信号D为高电平，所以第一输入晶体管M1导通，第一输入晶体管M1的漏极(内部节点N1)的内部信号QI转变到与其源极相同的电位即低电平。另外，根据各元件具有的有限的延迟时间，内部信号QI的电平转变在比锁存电路10激活的时刻t0晚的时刻t1发生。
若在时刻t1内部信号QI转变到低电平，则通过内部反相器16a将其反相，内部信号QNI转变到高电平。内部信号QI以及QNI在相互通过内部反相器16a、16b以互补的信号电平稳定化的状态下被保持。
若在时刻t1，内部信号QI从高电平转变为低电平，则通过第一输出反相器18a将其反相，输出信号Q从低电平向高电平转变。由于在第一输出反相器18a也发生延迟，所以输出信号Q在比内部信号QI的电平转变发生的时刻t1晚的时刻t3进行电平转变。同样，接受内部信号QNI的电平转变，在时刻t3，反相输出信号*Q从高电平向低电平转变。
这样，在时刻t0，通过时钟信号CK的正沿，锁存电路10锁存时刻t0的输入信号D，可将输出信号Q保持在与输入信号D相同的逻辑电平，将反相输出信号*Q保持在输出信号Q的互补电平。
这里，通过延迟电路32而延迟、反相后的时钟信号CKd，在从时刻t0仅延迟了时间τ后的时刻t2，从高电平转变到低电平。若时钟信号CKd为低电平，则第二激活晶体管M4截止，即激活电路20变为非导通状态，锁存电路10非激活。因此，在图7的电路中，在从时钟信号CK的正沿开始经过延迟时间τ为止的期间，时钟信号CK以及延迟后的时钟信号CKd都为高电平，设定取入期间Tx。在此期间，激活电路20的第一激活晶体管M3和第二激活晶体管M4同时导通，锁存电路10的晶体管对12被激活。即使在时刻t2晶体管对12非激活，内部信号QI、QNI的信号电平也通过内部反相器16a、16b而保持在互补的电平。
本实施方式中，比在晶体管对12被激活后输入信号D作为内部信号QI、QNI而被稳定保持所需的时间、即期间t0～t1更长地设定延迟时间τ。
在时刻t2以后，由于锁存电路10非激活，所以此后即使输入信号D从高电平转变到低电平，该转变也不会反映于输出信号Q、反相输出信号*Q。另外，除了输入信号Q的电平转变外，即使发生图8所示的假脉冲(glitch)GR，也不反映于内部信号QI、QNI，由于不发生多余的电平转变，所以可以削减不需要的耗电。
在接下来的时钟信号CK的周期中，若在时刻t4，时钟信号CK从低电平转变到高电平，则第一激活晶体管M3、第二激活晶体管M4都导通，锁存电路10被激活。在时刻t4，由于输入信号D为低电平，所以在激活状态下，第一输入晶体管M1截止，第二输入晶体管M2导通。其结果，第二输入晶体管M2的漏极的电位，即内部信号QNI转变到低电平。另外，内部信号QNI通过内部反相器16b被反相，内部信号QI成为高电平(时刻t5)。
进而，内部信号QI、内部信号QNI分别通过第一、第二输出反相器18a、18b而被反相，输出信号Q、反相输出信号*Q分别转变到低电平、高电平(时刻t7)。
在比时刻t4仅延迟了延迟时间τ的时刻t6，时钟信号CKd从高电平转变到低电平，锁存电路10非激活。即使晶体管对12非激活，内部信号QI、QNI的信号电平通过内部反相器16a、16b被保持在互补的电平，输出信号Q、Q*也被继续保持。
这样，根据本实施方式所涉及的触发电路100，通过将使锁存电路10激活的期间限定在一定时间Tx(＝τ)，从而可以防止数据的不需要的转变传递到触发电路100的内部，可以减少由于不需要的电平转变而产生的耗电。
另外，根据本实施方式所涉及的触发电路100，作为激活电路20，通过设置串联连接的两个开关，从而仅在两者导通的期间使锁存电路10激活，可以取入输入数据D。根据该电路构成，由于不需要采用主锁存和从锁存两段结构，所以可以减少电路元件。另外，由于以一段的锁存电路构成，所以为了进行锁存动作而导通、截止的晶体管数减少，可以降低消耗电力。因此，可以抑制电路规模的增大，同时实现低耗电。
进一步，在两段构成中，由于以主锁存、从锁存这两个阶段执行锁存动作，所以从输入数据D的取入开始至反映到输出数据Q为止的时间变长，而根据本实施方式所涉及的触发电路100，能以锁存电路1段的延迟时间输出数据。另外，在本实施方式中，由于使时钟信号CK低振幅化，所以通过该作用也可降低耗电。
上述实施方式2是示例，本领域技术人员能够理解上述这些各构成要素或各处理工序的组合可实现各种变形例，这样得到的变形例也在本发明的范围内。
图9是表示实施方式2的第一变形例所涉及的触发电路100a的构成的电路图。下面关于变形例，仅说明与图7的触发电路100的不同点。触发电路100a的结构是取代图7的内部反相器16a而具备与非门17a。向与非门17a的一方的输入端子输入内部信号QI，向另一方输入端子经置位端子109输入反相置位信号*S。
输入到置位端子109的反相置位信号*S为低电平的期间，不依赖于锁存电路10a的激活、非激活状态、或输入信号D的电平，内部信号QNI被固定在高电平。此时，内部信号QI被固定在低电平。其结果是，输出信号Q成为高电平，反相输出信号*Q成为低电平。
当反相置位信号*S为高电平时，与非门起到与图7的触发电路100中的内部反相器16a相同的功能，触发电路100a的动作也与图7相同。
因此，在作为反相置位信号*S而向置位端子109输入高电平的期间，触发电路100a与图8的时间图同样地基于时钟信号CK锁存输入信号D。在某一时刻，若反相置位信号*S从高电平转变到低电平，则输出信号Q被置位成高电平，反相输出信号*Q被置位成低电平。
根据该变形例，可以对图7的触发电路附加置位功能，而且与图7的触发电路同样，与现有的触发电路相比，可实现高速化、低耗电化、节省面积化。
图10是表示实施方式2的第二变形例所涉及的触发电路100b的构成的电路图。该触发电路100b的结构是取代图7的内部反相器16b，包括与非门17b。对与非门17b的一方的输入端子输入内部信号QNI，并经由复位端子112向另一方输入反相复位信号*R。
该触发电路100b在反相复位信号*R为高电平的期间与图8的时间图同样地动作，锁存输入信号D。另外，若反相复位信号*R从高电平转变到低电平，则输出信号Q被复位成低电平，反相输出信号*Q被复位成高电平。
根据该构成，可以对图7的触发电路附加复位功能，而且与图7的触发电路同样，与现有的触发电路相比，可实现高速化、低耗电化、节省面积化。
在实施方式2中，对供给到时钟端子108的时钟信号CK被低振幅化的情况进行了说明，但本发明也可适用于如下电路其中，时钟信号CK具有与供给到除激活电路20以外的锁存电路10的第一电源电压相同的振幅。此时，只要向延迟电路32中包含的反相器供给第一电源电压即可。即使在该情况下，由于从时钟信号CK的正沿经过规定的期间Tx，输入数据D的转变作为内部信号QI、QNI的电平转变而被取入，所以与图7的触发电路同样，可实现高速化、低耗电化、节省面积化。
在图7的触发电路100中，说明了对第一激活晶体管M3的栅极输入时钟信号CK，对第二激活晶体管M4的栅极输入时钟信号CKd的情况，但也可调换它们的关系。在该情况下，由于时钟信号CK、CKd都为高电平的期间，第一激活晶体管M3、第二激活晶体管M4两者导通，所以可以实现与图7的触发电路100同样的动作。
图11是表示图9的触发电路100a的变形例所涉及的触发电路100c的构成的电路图。图11所涉及的触发电路100c的结构是在图9所示的触发电路100a中追加了第三输入晶体管M5。第三输入晶体管M5的源极端子与第一激活晶体管M3的漏极端子连接，第三输入晶体管M5的漏极端子与第二输入晶体管M2的源极端子连接。向第三输入晶体管M5的栅极端子输入被输入到置位端子109的反相置位信号*S。根据该变形例，由于反相置位信号*S为低电平期间，第三输入晶体管M5截止，所以能不依赖于输入信号D的电平，可靠地使内部信号QNI为高电平。
图12是表示图7、图9的触发电路100的变形例所涉及的触发电路100d的构成的电路图。图12所涉及的触发电路100d的结构是对图7的触发电路100追加了置位端子109以及与非门15a。对与非门15a输入被输入到输入端子102的输入数据D、和被输入到置位端子109的反相置位信号*S。与非门15a的输出信号被输入到第一输入晶体管M1和输入反相器14。
图13是表示图10的触发电路100b的变形例所涉及的触发电路100e的构成的电路图。图13所涉及的触发电路100e的结构是对图10的触发电路100b追加了第四输入晶体管M6。第四输入晶体管M6源极端子与第一激活晶体管M3的漏极端子连接，第四输入晶体管M6的漏极端子与第一输入晶体管M1的源极端子连接。向第四输入晶体管M6的栅极端子输入被输入到复位端子112的反相复位信号*R。根据该变形例，由于反相复位信号*R为低电平的期间，第四输入晶体管M6截止，所以能不依赖于输入信号D的电平，可靠地使内部信号QI为高电平。
图14是表示图7、图10的触发电路100的变形例所涉及的触发电路100f的构成的电路图。图14所涉及的触发电路100f的结构是对图7的触发电路100追加了复位端子112以及与非门15b。另外，不设置使输入到第二输入晶体管M2的数据反相的输入反相器14，而设置使输入到第一输入晶体管M1的数据反相的输入反相器13。向与非门15b输入被输入到输入端子102的输入数据D、和被输入到复位端子112的反相复位信号*R。与非门15b的输出信号被输入到输入反相器13和第二输入晶体管M2。
在实施方式2的触发电路100中，也可以用P沟道型MOSFET构成由N沟道型MOSFET表示的晶体管。在该情况下，只要适当使赋予给栅极的信号的高低电平反相即可。另外，在优选的方式中，时钟信号CK、CKd被低振幅化为比供给到本触发电路的第一接地电压高的第二接地电压和供给到本触发电路的第一电源电压的幅度，也可将第二接地电压供给到延迟电路32中包含的反相器。另外，对应于动作速度、低耗电的目的，可以可变控制时钟信号CK、CKd的振幅。
权利要求
1.一种触发电路，包括基于第一时钟锁存输入数据的锁存电路，所述锁存电路在所述第一时钟和相位与该第一时钟不同的第二时钟的相位差期间，取入所述输入数据。
2.根据权利要求1所述的触发电路，其特征在于，所述锁存电路包括晶体管对，其被输入所述输入数据以及将该输入数据反相后的信号，所述晶体管对在所述相位差期间激活。
3.一种触发电路，其中包括第一锁存电路，其基于第一时钟锁存输入数据；和第二锁存电路，其锁存由所述第一锁存电路锁存的数据，生成输出数据，所述第一锁存电路在所述第一时钟和相位与该第一时钟不同的第二时钟的相位差期间被激活，取入所述输入数据，所述第二锁存电路在所述第一锁存电路未被激活时，锁存由所述第一锁存电路锁存的数据。
4.根据权利要求1～3中的任一项所述的触发电路，其特征在于，还具备时钟控制电路，其包括串联连接的多段反相器，所述第一时钟被输入到初段的反相器，将最终段的反相器的输出作为所述第二时钟而输出。
5.一种触发电路，基于时钟信号锁存输入数据，其中包括晶体管对，其被输入所述输入数据以及将该输入数据反相后的信号；激活电路，其在导通状态下使所述晶体管对激活；和控制电路，其接受所述时钟信号，在从其边沿的时刻开始的规定期间之内，将所述激活电路设定为导通状态。
6.根据权利要求5所述的触发电路，其特征在于，所述激活电路包括在所述晶体管对的源极端子与固定电位之间串联连接的第一、第二激活晶体管，所述控制电路在从所述边沿的时刻开始的所述规定期间之内，使所述第一、第二激活晶体管两者导通，在除此之外的期间，使所述第一、第二激活晶体管的至少一方截止。
7.根据权利要求5所述的触发电路，其特征在于，所述激活电路包括设置在所述晶体管对的源极端子与固定电位之间的第一激活晶体管、和设置在所述晶体管对的漏极端子侧的第二激活晶体管，所述控制电路在从所述边沿的时刻开始的所述规定期间之内，使所述第一、第二激活晶体管两者导通，在除此之外的期间，使所述第一、第二激活晶体管的至少一方截止。
8.根据权利要求6或7所述的触发电路，其特征在于，所述控制电路包括延迟电路，其使所述时钟信号仅延迟规定的延迟时间，该控制电路使所述第一、第二激活晶体管的任意一方的导通截止对应于所述时钟信号，使另一方的导通截止对应于延迟后的所述时钟信号。
9.根据权利要求8所述的触发电路，其特征在于，所述延迟电路是多段反相器。
10.根据权利要求8或9所述的触发电路，其特征在于，所述时钟信号被低振幅化为比供给到本触发电路的第一电源电压低的第二电源电压，向所述延迟电路供给所述第二电源电压。
全文摘要
一种触发电路。向晶体管对(12)输入输入数据(D)和将其反相后信号。激活电路(20)被设于晶体管对(12)和固定电位之间，在导通状态下使晶体管对(12)激活。时钟控制电路(30)接受时钟信号(CK)，在从其边沿的时刻开始的规定期间之内，将激活电路(20)设定为导通状态。激活电路(20)包括串联连接的第一激活晶体管(M3)、第二激活晶体管(M4)。时钟控制电路(30)在从边沿的时刻开始的规定期间之内，使第一激活晶体管(M3)、第二激活晶体管(M4)两者导通，在除此之外的期间，使第一、第二激活晶体管(M3、M4)的至少一方截止。由此抑制电路规模的增大，实现触发电路的低耗电化。
文档编号H03K19/096GK101047370SQ20071008903
公开日2007年10月3日 申请日期2007年3月29日 优先权日2006年3月31日
发明者古市慎治, 关根悟 申请人:三洋电机株式会社