阻抗元件的校正电路的制作方法

专利名称：阻抗元件的校正电路的制作方法
技术领域：
本发明与高速收发器(transceiver)有关，特别关于用以校正高速收发器的 终端阻抗(termination impedance)的电路。
背景技术：
如何防止信号反射是与高速收发器的设计息息相关的重要议题。当一收 发器连接至一传输线，为了达到阻抗匹配并降低信号反射，设计者必须令所 述的收发器的输出/输入阻抗大致等于所述的传输线的特征阻抗。更明确地说， 当所述的收发器作为一传输器(tmnsmitter)时，所述的收发器的输出阻抗应等 于所述的传输线的特征阻抗；当所述的收发器作为一接收器(receiver)时，所述 的收发器的终端阻抗应等于所述的传输线的特征阻抗。在集成电路芯片中，几乎所有晶体管及被动电阻的电阻值或多或少都会 随着制造工艺、操作电压、温度等因素变动。当一收发器的输出/输入阻抗因 上述因素变化时，即可能造成阻抗不匹配的现象。因此，适度校正芯片内部 由晶体管及/或被动电阻组成的阻抗是必要的。请参阅图1，图1为第6,157,206号美国专利所提出的校正电路的示意图。 此图绘示一集成电路100的一部份。 一参考终端元件106耦合至一端点110。 一电阻120耦合于端点110和集成电路100外部的接地点之间，并且通常为 一精密电阻(举例而言，误差小于+/-1%)。参考终端元件106与电阻120串联 后形成一分压器(voltage divider)。一比较器104具有两输入端与一输出端。比较器104的两输入端分别耦合至端点110与一参考电压源(VREF)。 Vref大致等于集成电路100的电压供应源的电压的一半。比较器104用以比较Vref与所 述的分压器于端点110形成的分压。比较器104的输出端则耦合至一控制器102。控制器102可根据比较器104的输出信号调整参考终端元件106。如果 比较器104的输出信号显示端点110的电压高于Vref，则控制器102会产生 一相对应的输出，令参考终端元件106的阻抗值增加，以降低端点110的电 压。相对地，如果比较器104的输出信号显示端点110的电压低于Vref，控 制器102会产生另一输出，令参考终端元'件106的阻抗值减少，以提高端点 110的电压。借由这样的反馈机制，参考终端元件106的阻抗值可被调整为大 致等于电阻120的阻抗值。控制终端元件108与参考终端元件106大致相同，并且为一输入缓冲器 112的终端阻抗。在上述的反馈机制趋于稳定后，控制器102会将用以调整参 考终端元件106的控制信号提供给控制终端元件108。由于控制终端元件108 与参考终端元件106相同，控制终端元件108还可被调整为大致匹配于电阻 120，借此达成校正控制终端元件108的效果。 一般而言，上述的校正过程持 续进行，并且不影响其他电路(例如输入缓冲器112)的运作。图1以校正上拉式(pull-iip)的终端元件为例。于实际应用中，此校正方法 还可用以校正下拉式(pull-down)的终端元件。由于上拉晶体管(pull-up transistor)及下拉晶体管(pull-down transistor)的导电性(conductance)不同，两者的尺寸也有差异，这两种晶体管通常需要不同的校正信号。此外， 一集成电 路芯片可能包含复数个区块(section)，每个区块又可能需要不同的输出/输入阻抗。假设某一区块的输出阻抗同时包含上拉及下拉晶体管，则校正所述的区 块的输出阻抗至少需要两个校正接脚和两个外接电阻。若所述的区块的输入 阻抗还同时包含上拉及下拉晶体管，则校正所述的区块的输入阻抗还需要增 加两个校正接脚和两个外接电阻。因此，根据图1所示的校正程序，校正集成电路芯片中某一区块的输出/ 输入阻抗至少需要四个校正接脚和四个外接电阻。在现有技术中，对包含多 组收发器的芯片而言，为了要针对制造工艺、电压、温度等变异进行阻抗校 正以达到良好的信号品质，势必得耗费许多的校正接脚和芯片面积。除了耗 费芯片本身的资源之外，每一个与所述的芯片搭配的电路板上还需要许多搭 配校正电路的外接电阻。显然，此领域需要发展可减少校正接脚和芯片电阻的数量的技术。此外， 如何减少校正电路占用的芯片面积又不降低高速信号品质也为当务之急。发明内容为解决上述问题，本发明提供用以校正阻抗元件的电路及方法。根据本 发明，校正一集成电路中的所有收发器的输出/输入阻抗仅需一校正接脚与一 外接电阻。根据本发明的一较佳具体实施例为一校正电路。所述的校正电路包含复 数个第一阻抗元件、复数个第二阻抗元件，以及一第一反馈系统。所述的第一反馈系统用以选择M,个所述的第一阻抗元件和N,个所述的第二阻抗元件， 以使所述的M,个第一阻抗元件与所述的N,个第二阻抗元件的一第一组合大 致匹配于一第一电阻的一阻抗。所述的第一反馈系统还用以选择M2个所述的 第一阻抗元件和N2个所述的第二阻抗元件，以使所述的M2个第一阻抗元件与所述的N2个第二阻抗元件的一第二组合大致匹配于所述的第一电阻的所述的阻抗。根据M^ Ni、 M2与N2的值以及一目标阻抗，所述的第一反馈系统 为复数个第三阻抗元件产生一组第一校正信号，并为复数个第四阻抗元件产 生一组第二校正信号。


图1为现有技术所提出的校正电路的示意图。图2绘示根据本发明的第一较佳具体实施例的校正电路的电路图。图3绘示图2的第一反馈系统的实施范例。图4绘示根据本发明的第二较佳具体实施例的校正电路的电路图。图5绘示阻抗元件的几种可能的实现方式。附图标号100:集成电路 102:控制器104:比较器106:参考终端元件跳控制终端元件110:l山上 顿点112:输入缓冲器120:电阻200:校正电路202:第一反馈系统204、206、 208:端点210:第一阻抗元件220:第二阻抗元件230:第三阻抗元件240:第四阻抗元件215:第一控制信号225:第二控制信号235:第一校正信号245:第二校正信号250:总线260:第一电阻280:集成电路202A:比较器202B:上数/下数计数器400:校正电路402:第一反馈系统403:第二反馈系统404、406、 408:端点410:第一阻抗元件420:第二阻抗元件430:第三阻抗元件440:第四阻抗元件450:第五阻抗元件460:第六阻抗元件415:第一控制信号425:第二控制信号435:第一校正信号445:第二校正信号455:第三校正信号465:第四校正信号405A 、 405B:总线480:集成电路4卯:第一电阻具体实施方式
本发明的优点与精神可以借由以下的发明详述及附图得到进一步的了解。本发明的一范畴在于提供用以校正阻抗元件的电路及方法。根据本发明的第一较佳具体实施例为一校正电路。请参阅图2，图2绘示所述的校正电路 200的电路图。校正电路200位于一集成电路280中，并且包含复数个第一阻 抗元件210、复数个第二阻抗元件220，以及一第一反馈系统202。每一个第一阻抗元件210的尺寸大致相同，并且具有一被表示为X的阻 抗值。每一个第二阻抗元件220的尺寸也大致相同，并且具有一被表示为r 的阻抗值。图5绘示几种所述的这些阻抗元件可能的实现方式。各个第一阻抗元件 210与第二阻抗元件220可各自包含一开关及一被动电阻。在上拉式阻抗元件 中，所述的开关可为一P型晶体管(PMOS);在下拉式阻抗元件中，所述的开 关则可为一 N型晶体管(NMOS)。此外，上/下拉式阻抗元件都可采用传输门 (transmission gate)作为开关。只要各个第一阻抗元件210彼此相同、各个第二 阻抗元件220彼此相同，第一阻抗元件210与第二阻抗元件220不需要采用 同样的实现方式。借由一组第一控制信号215，第一反馈系统202由所述的这些第一阻抗元 件210中选出M,个第一阻抗元件210。第一反馈系统202并借由一组第二控 制信号225，由所述的这些第二阻抗元件220中选出N,个第二阻抗元件220。 M,与N,都为正整数。所述的1V^个第一阻抗元件210与所述的个第二阻抗 元件220的一第一组合大致匹配于一第一电阻260的阻抗(RD。 一般而言，第 一电阻260可为位于集成电路280之外的印刷电路板上的芯片电阻。第一电 阻260耦接于端点204与一外部接地点之间。如图2所示，所述的一组第一控制信号215和所述的一组第二控制信号 225可通过总线250传送。于此实施例中，上述的第一组合并联所述的M,个 第一阻抗元件210与所述的M个第二阻抗元件220。其他未为第一反馈系统 202选择的第一阻抗元件210与第二阻抗元件220可被关闭或被设定为开路。于此实施例中，所述的这些第一阻抗元件210耦合于端点204与端点206 之间，所述的这些第二阻抗元件220则系耦合于端点208与端点206的间。
端点206可以为集成电路280中的电压供应源的输出点。于实际应用中，本 发明当然可以采用其他的方式组合所述的这些第一阻抗元件210与所述的这 些第二阻抗元件220，并不限于如图2所示的第一组合。如图3所示，第一反馈系统202可包含一比较器202A和一上数/下数计 数器(up/down counter) 202B。所述的这些第一阻抗元件210、第二阻抗元件 220，以及第一电阻260可构成一分压器。此分压器于端点204形成的分压传 送至比较器202A的一输入端。比较器202A的另一输入端耦合至一参考电压 源(Vref)。简言之，比较器202A用以比较Vref与端点204的电压。VreF可大 致等于集成电路280的电压供应源的电压的一半。上数/下数计数器202B根 据比较器202A的比较结果上数/下数一输出信号。所述的输出信号即包含用 以控制所述的这些第一阻抗元件210的所述的一组第一控制信号215和用以 控制所述的这些第二阻抗元件220的所述的一组第二控制信号225。如果比较器202A的比较结果显示端点204的电压高于Vref，上数/下数 计数器202B即产生一相对应的输出，减少所述的第一组合中的第一阻抗元件 210及/或第二阻抗元件220，以增加端点204与端点206间的阻抗值。相对地， 如果比较器202A的比较结果显示端点204的电压低于Vref，则上数/下数计 数器202B产生另一相对应的输出，增加所述的第一组合中的第一阻抗元件 210及/或第二阻抗元件220，以降低端点204与端点206间的阻抗值。上数/ 下数计数器202B借此反馈机制决定适当的Mi与的值，使所述的Iv^个第 一阻抗元件210与所述的Ni个第二阻抗元件220的所述的第一组合可大致匹 配于第一电阻260的阻抗(&)。于此实施例中，所述的第一组合并联所述的 Mi个第一阻抗元件210与所述的N,个第二阻抗元件220。如上所述，每一个第一阻抗元件210具有一被表示为义的阻抗值，每一 个第二阻抗元件220具有一被表示为r的阻抗值。如熟悉此技术领域者所知， 所述的Mi个并联的第一阻抗元件210的阻抗值为("MD，并且所述的N,个并 联的第二阻抗元件220的阻抗值为(r/N,)。于此实施例中，所述的第一组合与
第一电阻260的阻抗(RO的关系可被表示为:<formula>formula see original document page 12</formula>(公式一)其中的"II"符号表示并联运算。接着，借由改变所述的一组第一控制信号215与所述的一组第二控制信 号225，第一反馈系统202可由所述的这些第一阻抗元件210中重新选择M2 个第一阻抗元件210，并由所述的这些第二阻抗元件220中重新选择N2个第 二阻抗元件220。所述的M2个第一阻抗元件210与所述的N2个第二阻抗元件 220的一第二组合也大致匹配于第一电阻260的阻抗(R0。于此实施例中，所 述的第二组合并联所述的M2个第一阻抗元件210与所述的N2个第二阻抗元 件220。 M2与N2也借由上述的反馈机制产生。M2为不等于Mi的正整数，N2 则为不等于N,的正整数。所述的第二组合与第一电阻260的阻抗(R,)的关系可被表示为<formula>formula see original document page 12</formula>由于Mp N1、 M2与N2的值以及第一电阻260的阻抗(R!)都为已知，第 一反馈系统202可通过计算公式一和公式二的联立方程式得出Z与r的值。 要解出两个未知数最少需要两个独立方程式。根据本发明，第一反馈系统202 也可采用更多种组合方式(即更多的方程式)来产生义与7的值。图2所示的复数个第三阻抗元件230与复数个第四阻抗元件240将被用 以组成端点208与端点206间的一目标阻抗(R2)。目标阻抗(R2)即为一传收器 所需要的输出或输入阻抗，因此为已知数。根据本发明，每一个第三阻抗元 件230的尺寸大致相同于一个第一阻抗元件210的尺寸，并且每一个第四阻 抗元件240的尺寸大致相同于一个第二阻抗元件220的尺寸。因此，每一个 第三阻抗元件230也应具有一等于Z的阻抗值，每一个第四阻抗元件240也 应具有一等于r的阻抗值。
根据义与F的值以及目标阻抗(R2)，第一反馈系统202可为所述的这些第 三阻抗元件230产生一组第一校正信号235，并为所述的这些第四阻抗元件 240产生一组第二校正信号245。如图2所示，所述的一组第一校JE信号235 和所述的一组第二校正信号245可通过总线250传送。所述的一组第一校正 信号235用以由所述的这些第三阻抗元件230中选择M3个第三阻抗元件230。 所述的一组第二校正信号245则用以由所述的这些第四阻抗元件240中选择 N3个第四阻抗元件240。于此实施例中，所述的M3个第三阻抗元件230与所 述的N3个第四阻抗元件240分别耦合于端点208与端点206之间。第一反馈系统202可根据下列方程式决定M3与N3的值于此方程式中，义与r的值以及目标阻抗(R2)为已知。此外，M3与N3两 者之一可预先由第一反馈系统202决定。因此，第一反馈系统202可利用公式三计算另一个未知的数值(M3或N3)。借由适当地选择M3与N3的值，所述的M3个第三阻抗元件230与所述的N3个第四阻抗元件240的组合可大致匹配于目标阻抗(R2)。对集成电路280中的任一个收发器来说，此目标阻抗(R2)可能为一传送模 式所需的输出阻抗，也可能为一接收模式所需的终端阻抗。由于目标阻抗(R2) 无须等于第一电阻260的阻抗(R!)，只要义与F的值已被计算出来，校正电路 200即可针对不同的目标阻抗分别为多组阻抗元件产生校正信号。简言之，即 使集成电路280中各组上拉式阻抗元件所须达成的目标阻抗不同，所有的上 拉式阻抗元件仍可共用单一个校正电路200。因此，集成电路280中所有的上 拉式阻抗元件仅须一校正接脚和一外接电阻(即第一电阻260)。于实际应用中，用以计算公式一、公式二、公式三的方程式解答器(equation solver)可以用硬件(集成电路)或软件(运算程序)来实现。虽然上述实施例以上拉式阻抗元件为例，根据本发明的校正电路还可用
以校正下拉式阻抗元件。此外，所述的这些阻抗元件可各自由晶体管及/或被动电阻组成。 一般来说， 一上拉式阻抗元件以一作为开关的PMOS串联一被 动电阻， 一下拉式阻抗元件则以一作为开关的NMOS串联一被动电阻。如图 5所示，上/下拉式阻抗元件都可釆用传输门(transmissiongate)作为开关。根据本发明的第二较佳具体实施例也为一校正电路。请参阅图4，图4绘 示所述的校正电路400的电路图。校正电路400位于一集成电路480中。相 较于图2的校正电路200，除了复数个第一阻抗元件410、复数个第二阻抗元 件420，以及一第一反馈系统402之外，校正电路400还进一步包含一第二反 馈系统403。于此实施例中，所述的这些第一阻抗元件410与第二阻抗元件420耦合 于端点404和端点406之间。集成电路480中的复数个第三阻抗元件430与 复数个第四阻抗元件440耦合于端点408和端点406之间。端点406可以为 集成电路480中的电压供应源的输出点。第一反馈系统402可如图2所示的第一反馈系统202，用以校正所述的这 些第三阻抗元件430与第四阻抗元件440。在第一反馈系统402校正所述的这 些第三阻抗元件430与第四阻抗元件440之后(即选出M3个第三阻抗元件430 和N3个第四阻抗元件440之后)，所述的M3个第三阻抗元件430与所述的N3 个第四阻抗元件440的组合被视为大致匹配于目标阻抗(R2)。因此，第二反馈 系统403可根据以所述的M3个第三阻抗元件430与所述的N3个第四阻抗元 件440的组合为基准，为集成电路480中的复数个第五阻抗元件450和复数 个第六阻抗元件460进行校正。如图4所示，所述的这些第三阻抗元件430、第四阻抗元件440、第五阻 抗元件450，以及第六阻抗元件460形成一分压器。此分压器于端点408形成 的分压传送至第二反馈系统403。根据端点408的电压，第二反馈系统403可 为所述的这些第五阻抗元件450产生一组第三校正信号455，并可为所述的这 些第六阻抗元件460产生一组第四校正信号465。于此实施例中，总线405A 的作用与图2的总线250相同，总线405B则可用以传送所述的一组第三校正 信号455和所述的一组第四校正信号465。所述的一组第三校正信号455用以选出适当个数的第五阻抗元件450，所 述的一组第四校正信号465则用以选出适当个数的第六阻抗元件460，以使被 选出的第五阻抗元件450和被选出的第六阻抗元件460的一第四组合大致匹 配于所述的M3个第三阻抗元件430与所述的N3个第四阻抗元件440的组合。 借此，校正电路400即可达成校正所述的这些第五阻抗元件450与第六阻抗 元件460的目的。由此实施例可知，下拉式阻抗元件(第五阻抗元件450和第六阻抗元件460) 还可共用校正电路400的校正功能。因此，根据本发明，校正集成电路480 中所有的收发器仅须一校正接脚和一外接电阻(即第一电阻490)。于另一实施例中，图2的复数个第一阻抗元件210与第二阻抗元件220 的阻抗值可分别符合二进位制加权的顺序(binary-weighted sequence)。举例来 说，若总共有(P+1)个第一阻抗元件210，所述的这些第一阻抗元件210的阻 抗值可分别为X，义/21， Z/22...， Z/2P。若总共有(Q+1)个第二阻抗元件220， 所述的这些第二阻抗元件220的阻抗值则可分别为F， F/21， F/22...， 172Q。相对地，所述的M,个并联的第一阻抗元件210的阻抗值变为(";c7)，其 中的为由{2°, 21， 22 ...， 2"中选出M,个值的总和；所述的M,个值对应于所 述的第一组合中的Mt个第一阻抗元件210。所述的&个并联的第二阻抗元件 220的阻抗值则变为(W7)，其中的^为由{2°， 21, 22 ...， 2Q)中选出N!个值的 总和；所述的N,个值对应于所述的第一组合中的N,个第二阻抗元件220。于此实施例中，所述的第一组合与第一电阻260的阻抗(RD的关系可被表 示为(Z/x7)〃07W^Ri……(公式四)。相似地，所述的第二组合与第一电阻260的阻抗(Ri)的关系可被表示为 ("jc2)〃(7&2) = R,……(公式五)，其中的W为由^,2、2、.,2P沖选出M2个值的总和；所述的Mb个值对 应于所述的第二组合中的M2个第一阻抗元件210; y2为由(20, 21， 22…，2Q} 中选出N2个值的总和；所述的N2个值对应于所述的第二组合中的N2个第二 阻抗元件220。由于W、 ^、 x2与;^的值以及第一电阻260的阻抗(RJ都为已知，第一 反馈系统202可通过计算公式四和公式五的联立方程式得出Z与F的值。接 着，第一反馈系统202可为所述的这些第三阻抗元件230产生所述的一组第 一校正信号235，并为所述的这些第四阻抗元件240产生所述的一组第二校正 信号245。借由以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与 精神，而并非以上述所揭露的较佳具体实施例来对本发明的范畴加以限制。 相反地，其目的是希望能涵盖各种改变化及具相等性的安排于本发明所要申 请的权利要求范畴内。
权利要求
1. 一种校正电路，包含 复数个第一阻抗元件； 复数个第二阻抗元件；以及一第一反馈系统，所述的第一反馈系统用以选择Mi个所述的第一阻抗元 件和N,个所述的第二阻抗元件，以使所述的M,个第一阻抗元件与所述的N, 个第二阻抗元件的一第一组合大致匹配于一第一电阻的一阻抗(R1)，所述的第一反馈系统还用以选择M2个所述的第一阻抗元件和N2个所述的第二阻抗元 件，以使所述的M2个第一阻抗元件与所述的N2个第二阻抗元件的一第二组 合大致匹配于所述的第一电阻的所述的阻抗，Mh M2与N2为正整数；其中，根据M!、 N卜M2与N2的值以及一目标阻抗(R2)，所述的第一反 馈系统为复数个第三阻抗元件产生一组第一校正信号，并为复数个第四阻抗 元件产生一组第二校正信号。
2. 如权利要求1所述的校正电路，其中每一个所述的第一阻抗元件的尺 寸大致相同于每一个所述的第三阻抗元件的尺寸，并且每一个所述的第二阻 抗元件的尺寸大致相同于每一个所述的第四阻抗元件的尺寸。
3. 如权利要求1所述的校正电路，其中所述的第一组合并联所述的M！ 个第一阻抗元件与所述的&个第二阻抗元件，并且所述的第二组合并联所述的M2个第一阻抗元件与所述的N2个第二阻抗元件。
4. 如权利要求3所述的校正电路，其中所述的一组第一校正信号用以由 所述的复数个第三阻抗元件中选择M3个所述的第三阻抗元件，所述的一组第 二校正信号用以由所述的复数个第四阻抗元件中选择N3个所述的第四阻抗元件，并且所述的M3个第三阻抗元件与所述的N3个第四阻抗元件的一第三组合大致匹配于所述的目标阻抗(R2)。
5. 如权利要求4所述的校正电路，其中所述的第三组合并联所述的M3 个第三阻抗元件与所述的N3个第四阻抗元件。
6.如权利要求5所述的校正电路，其中X表示一个所述的第一阻抗元件 的阻抗值，r表示一个所述的第二阻抗元件的阻抗值，并且所述的第一反馈系 统根据下列方程式决定M3与N3:其中的"II"符号表示并联运算。
7. 如权利要求1所述的校正电路，其中所述的第一反馈系统包含 一分压器，所述的分压器包含所述的复数个第一阻抗元件、所述的复数个第二阻抗元件，以及所述的第一电阻；一比较器，所述的比较器用以比较一参考电压与所述的分压器中的一第 一分压，以产生一比较结果；以及一上数/下数计数器，所述的上数/下数计数器根据所述的比较结果上数/ 下数一二进位输出，所述的二进位输出用以控制所述的复数个第一阻抗元件 和所述的复数个第二阻抗元件。
8. 如权利要求1所述的校正电路，其中每一个所述的第一阻抗元件与每 一个所述的第二阻抗元件分别包含一晶体管和一电阻。
9，如权利要求8所述的校正电路，其中所述的晶体管选择性地为一P型晶体管或一N型晶体管。
10.如权利要求1所述的校正电路，所述的校正电路进一步包含 一第二反馈系统，所述的第二反馈系统用以控制复数个第五阻抗元件和复数个第六阻抗元件，以使所述的复数个第五阻抗元件和所述的复数个第六阻抗元件的一第四组合大致匹配于所述的复数个第三阻抗元件和所述的复数个第四阻抗元件的一第三组合。
11. 如权利要求1所述的校正电路，其中所述的复数个第一阻抗元件的尺 寸与所述的复数个第二阻抗元件的尺寸分别符合一二进位制加权顺序。
12. —种产生一组第一校正信号与一组第二校正信号的方法，包含-由复数个第一阻抗元件中选择Mi个所述的第一阻抗元件，并由复数个第二阻抗元件中选择M个所述的第二阻抗元件，以使所述的个第一阻抗元 件与所述的N,个第二阻抗元件的一第一组合大致匹配于一第一电阻的一阻抗 (Rl)，其中M!与N,为正整数；由所述的复数个第一阻抗元件中选择M2个所述的第一阻抗元件，并由所 述的复数个第二阻抗元件中选择N2个所述的第二阻抗元件，以使所述的M2个第一阻抗元件与所述的N2个第二阻抗元件的一第二组合大致匹配于所述的第一电阻的所述的阻抗，其中M2与N2为正整数；以及根据M^ Ni、 M2与N2的值以及一目标阻抗(R2)，为复数个第三阻抗元 件产生所述的一组第一校正信号，并为复数个第四阻抗元件产生所述的一组 第二校正信号。
13. 如权利要求12所述的方法，其中每一个所述的第一阻抗元件的尺寸 大致相同于每一个所述的第三阻抗元件的尺寸，并且每一个所述的第二阻抗 元件的尺寸大致相同于每一个所述的第四阻抗元件的尺寸。
14. 如权利要求12所述的方法，其中所述的第一组合并联所述的]V^个第 一阻抗元件与所述的N,个第二阻抗元件，并且所述的第二组合并联所述的M2个第一阻抗元件与所述的N2个第二阻抗元件。
15. 如权利要求14所述的方法，其中所述的一组第一校正信号用以由所 述的复数个第三阻抗元件中选择M3个所述的第三阻抗元件，所述的一组第二 校正信号用以由所述的复数个第四阻抗元件中选择N3个所述的第四阻抗元件，并且所述的M3个第三阻抗元件与所述的N3个第四阻抗元件的一第三组合大致匹配于所述的目标阻抗(R2)。
16. 如权利要求15所述的方法，其中所述的第三组合并联所述的M3个第三阻抗元件与所述的N3个第四阻抗元件。
17.如权利要求16所述的方法，其中义表示一个所述的第一阻抗元件的 阻抗值，F表示一个所述的第二阻抗元件的阻抗值，并且M3与N3由下列方程 式决定<formula>formula see original document page 5</formula>，其中的"II"符号表示并联运算。
18. 如权利要求12所述的方法，其中每一个所述的第一阻抗元件与每一 个所述的第二阻抗元件分别包含一晶体管和一电阻。
19. 如权利要求18所述的方法，其中所述的晶体管选择性地为一P型晶 体管或一N型晶体管。
20. 如权利要求12所述的方法，所述的方法进一步包含 控制复数个第五阻抗元件和复数个第六阻抗元件，以使所述的复数个第五阻抗元件和所述的复数个第六阻抗元件的一第四组合大致匹配于所述的复 数个第三阻抗元件和所述的复数个第四阻抗元件的一第三组合。
21. 如权利要求12所述的方法，其中所述的复数个第一阻抗元件的尺寸 与所述的复数个第二阻抗元件的尺寸分别符合一二进位制加权顺序。
全文摘要
本发明提供一种校正电路。所述的校正电路包含复数个第一阻抗元件、复数个第二阻抗元件，与一第一反馈系统；第一反馈系统系用以选择M₁个第一阻抗元件和N₁个第二阻抗元件，使所述的M₁个第一阻抗元件与所述的N₁个第二阻抗元件的第一组合匹配于一第一电阻的一阻抗；第一反馈系统并选择M₂个第一阻抗元件和N₂个第二阻抗元件，使所述的M₂个第一阻抗元件与所述的N₂个第二阻抗元件的第二组合大致匹配于所述的第一电阻的所述的阻抗；根据M₁、N₁、M₂与N₂的值和一目标阻抗，所述的第一反馈系统为复数个第三阻抗元件产生一组第一校正信号，并为复数个第四阻抗元件产生一组第二校正信号。
文档编号H03H11/30GK101145769SQ20071015404
公开日2008年3月19日 申请日期2007年9月13日 优先权日2006年9月13日
发明者饶哲源 申请人:联发科技股份有限公司