专利名称：高速鉴相器的制作方法
技术领域：
本发明涉及一种高速鉴相器，确切说，涉及一种基于单相时钟动 态CMOS技术的高速鉴相器，属于信号处理及其电路的技术领域。
背景技术：
随着集成电路技术的飞速发展，微处理器的工作频率在逐年提 高，目前，Intel公司已经推出主频超过3GHz的微处理芯片。通用微 处理芯片的主频一般也在百MHz以上。由于PCB技术的限制，主板 难以为芯片提供200MHz以上的时钟信号。因此，芯片内部就需要一 个稳定的高频时钟产生电路。随着人们对低功耗、短锁定时间和高速 等方面要求的提高，传统的高频时钟产生电路已经无法满足要求，因 此就需要设计短锁定时间的高频时钟信号产生电路。所以，设计高性 能的延迟锁定环(Delay Locked Loop — DLL)就越来越重要。鉴相器 (Phase Detector—PD)是延迟锁定环中关键的模块，它通过对输入 信号的的相位进行比较，输出脉宽与相位差相对应的脉冲信号，驱动 后级电路，使延迟锁定环完成对相位的跟踪，从而产生高频的时钟信 号。
鉴相器的设计主要关注工作速度、抖动、增益和死区问题。传统 的鉴相器如图l所示。这种鉴相器的捕获范围较大，锁定速度较快， 电路比较简单，但是也有很多缺点，如产生死区问题，死区问题是指 鉴相器能够鉴别的最小相位差；工作速度不够快，只有100MHz左右， 无法满足现在产品的要求。
发明内容
本发明要解决的技术问题是推出一种高速鉴相器。该鉴相器工作 速度快，没有死区，弥补了传统鉴相器的不足。
为了解决上述的技术问题，本发明采用以下的技术方案。在传统的鉴相器的基础上，在反馈环路中添加了一个延时模块，使鉴相器工 作时没有死区，用高速的D触发器替换了传统的低速的D触发器， 使鉴相器工作速度快，达到900MHz。
现在结合附图详细描述本发明的技术方案。
一种高速鉴相器，含第一D触发器1，第二D触发器2，第三或 非门N0R3，第一 D触发器1和第二 D触发器2的电路结构完全相同， 第三或非门NOR3是两输入端或非门，第一 D触发器1有D端口、 Q 端口和RST端口 ，第二 D触发器2有D端口 、 Q端口和RST端口 ， 第三或非门NOR3有第五输入端IN5、第六输入端IN6和第三输出端 OUT3，其特征在于，它还含有第一或非门NORl，第二或非门NOR2， 延时单元Delay,第一或非门NORl和第二或非门NOR2都是两输入 端或非门，第一或非门NOR1有第一输入端IN1、第二输入端IN2和 第一输出端OUTl，第二或非门NOR2有第三输入端IN3、第四输入 端IN4和第二输出端OUT2，延时单元Delay有第七输入端IN7和第 四输出端OUT4，该鉴相器有两个输入端和两个输出端，两个输入端 是A输入端A和B输入端B，两个输出端是Qa瑜出端Qa和Qb輸 出端Qb， A输入端A与第一 D触发器1的D端口连接，B输入端B 与第二 D触发器2的D端口连接，第二输入端IN2、第一 D触发器1 的RST端口、第四输出端OUT4、第二 D触发器2的RST端口和第 四输入端IN4连接在一起，第一 D触发器1的Q端口与第一输入端 IN1连接，第二 D触发器2的Q端口与第三输入端IN3连接，第五 输入端IN5和第六输入端IN6分别与第一 D触发器1的Q端口和第 二 D触发器2的Q端口连接，第三输出端OUT3与第七输入端IN7 连接，第一输出端OUT1与Qa瑜出端Qa連接，第二输出端OUT2 与Qb瑜出端Qb連接。
本发明的技术方案的进一步特征在于，第一D触发器1和第二D 触发器2的电路结构完全相同，第一D触发器1含第一 MOS管Ml、 第二 MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管 M5和第六MOS管M6，第一MOS管Ml、第二MOS管M2和第四MOS管M4是PMOS管，第三MOS管M3、第五MOS管M5和第六 MOS管M6是NMOS管，第一 MOS管Ml、第三MOS管M3和第五 MOS管M5串接后跨接在电源正端VDD和电源负端GND之间第 一 MOS管Ml的源极与电源正端VDD连接，第一 MOS管Ml的漏 极与第三MOS管M3的漏极连接，第三MOS管M3的源极与第五 MOS管M5的漏极连接，第五MOS管M5的源极与电源负端GND连 接，第二 MOS管M2、第四MOS管M4和第六MOS管M6串接后跨 接在电源正端VDD和电源负端GND之间第二 MOS管M2的源极 和电源正端VDD连接，第二 MOS管M2的漏极与第四MOS管M4 的源极连接，第四MOS管M4的漏极与第六MOS管M6的漏极连接， 第六MOS管M6的源极与电源负端GND连接，第三MOS管NO的 源极、第五MOS管M5的漏极、第二 MOS管M2的栅极和第六MOS 管M6的栅极连接在一起，第三MOS管M3的栅极与第四MOS管 M4的栅极连接后作为第一 D触发器1的D端口，第一 MOS管Ml 的栅极与第五MOS管M5的栅极连接后作为第一 D触发器1的RST 端口 ，第二 MOS管M2的漏极与第四MOS管M4的源极连接后作为 第一 D触发器1的Q端口。
与背景技术相比，本发明有以下的优点
1、 传统的D触发器使用的MOS管比较多，极大的影响了 D触 发器的工作速度，继而影响了鉴相器的工作速度，同时也增加了 D 触发器的制作难度。本发明中的D触发器使用的MOS管少，D触发 器的工作速度高，鉴相器的工作速度高，D触发器的制作容易。
2、 传统鉴相器的反馈环过于简单，也会使鉴相器产生死区，极 大的影响了鉴相器的鉴相精度。在本发明中，采用了新的环路结构， 并且加入了一个延时单元，彻底的解决了电路的死区问题，极大的提 高了鉴相器的鉴相精度。
图1为传统鉴相器的电路框图。图2为本发明的高速鉴相器的电路框图。
图3为本发明的高速鉴相器所用的D触发器的电路图。
图4为本发明的高速鉴相器的电路图。
具体实施例方式
现结合附图和实施例详细说明本发明的技术方案和工作原理。实 施例的高速鉴相器具有与发明内容所述的高速鉴相器完全相同的电 路结构，以下仅罗列关键的技术数据。
实施例
第一 MOS管Ml、第二 MOS管M2和第四MOS管M4的宽长比 都是2pm/0.18nm，第三MOS管M3、第五MOS管M5和第六MOS 管M6的宽长比都是lnm/0.18pm;
延时单元Delay由两级非门级联而成，非门中的PMOS管的宽长 比是10pm/0.6nm， NMOS管的宽长比是5pm/0.6pm。
电源电压是1.8V;
工作速度是900MHz。
下面结合图4具体说明本实施例的高速鉴相器的工作原理。在图 4中，第二 D触发器2所使用的MOS管用和第一 D触发器1相对应 的第一'MOS管Ml'、第二' MOS管M2'、第三'MOS管M3'、 第四'MOS管M4 '、第五'MOS管M5 '和第六'MOS管M6 '表 示，第六MOS管M6的栅极和第六'M0S管M6'的栅极分别定义 为第一节点X和第二节点X'，第四输出端0UT4定义为第三节点 RESET,第一 D触发器1的输出端Q定义为第四节点Ql，第二 D触 发器2的输出端Q定义为第五节点Q2。
初始状态时，第三节点RESET为低电平，第一M0S管M1和第 一'MOS管Ml'导通，第五MOS管M5和第五'MOS管M5'截 止，当信号A超前信号B，即输入信号A上升沿先出现，输入信号B 还处于低电平，此时第三MOS管M3导通，而第四MOS管M4截止， 所以第一节点X为高电平，使第二 MOS管M2截止，第四节点Ql保持原来的状态，即低电平。因为此时输入信号B还是低电平，第三' MOS管M3'截止，由于第五'MOS管M5'也截止，所以第二节点 X'处于保持状态，即低电平，使第二' MOS管M2'导通，第六' MOS管M6'截止，此时第五节点Q2为高电平。因为第四节点Ql 为低电平，而第五节点Q2为高电平，经过第三或非门NOR3后，第 三节点RESET仍然保持为低电平，经过第一或非门NOR1和第二或 非门NOR2后，输出信号qa为高电平，qb为低电平，表明输入信号 A超前输入信号B。
当输入信号B超前输入信号A时，电路动作类似于输入信号A 超前输入信号B时的电路动作，最后的结果是输出信号qa为低电平， 输出信号Qs为高电平。
当输入信号A和输入信号B同相时，第四节点Ql和第五节点 Q2都为低电平，经过第三或非门NOR3时，第三节点RESET由低电 平转换成高电平，此时第五MOS管M5和第五'MOS管M5'导通， 第一节点X和第二节点X'由高电平转换成低电平，第二 MOS管 M2和第二 ' MOS管M2 '导通，使第四节点Ql和第五节点Q2为高 电平，以上过程也是反馈置高电平的过程。Qa瑜出端Qa和Qb瑜出 端Qb各瑜出一个脉冲，同时为高电平，然后再同时从高电平转换成 低电平，因此判断输入信号A和输入信号B是同相位的。简言之， 当输入信号A超前输入信号B时，qa输出端qa为高电平，Qb瑜出 端qb为低电平；当输入信号A滞后输入信号B时，qb输出端qb为 高电平，QA输出端QA为低电平；当输入信号A和B同相时，Qa瑜 出端Qa和Qb瑜出端Qu都为高电平；当Qa瑜出端Qa和Qb输出端 qb都为低电平时，表示鉴相器在判断过程中。
综上，本实施例通过简单的电路对两个输入信号进行了相位比 较，能够准确快速的判断出信号超前、滞后或同相的情况，给延迟锁 定环提供了准确快速的判断，从而保证延迟锁定环能够提供高速稳定 的时钟信号。该鉴相器特别适于在延迟锁定环中精确鉴别两个输入信 号的的相位差。
权利要求
1、一种高速鉴相器，含第一D触发器(1)，第二D触发器(2)，第三或非门(NOR3)，第一D触发器(1)和第二D触发器(2)的电路结构完全相同，第三或非门(NOR3)是两输入端或非门，第一D触发器(1)有D端口、Q端口和RST端口，第二D触发器(2)有D端口、Q端口和RST端口，第三或非门(NOR3)有第五输入端(IN5)、第六输入端(IN6)和第三输出端(OUT3)，其特征在于，它还含有第一或非门(NOR1)，第二或非门(NOR2)，延时单元(Delay)，第一或非门(NOR1)和第二或非门(NOR2)都是两输入端或非门，第一或非门(NOR1)有第一输入端(IN1)、第二输入端(IN2)和第一输出端(OUT1)，第二或非门(NOR2)有第三输入端(IN3)、第四输入端(IN4)和第二输出端(OUT2)，延时单元(Delay)有第七输入端(IN7)和第四输出端(OUT4)，该鉴相器有两个输入端和两个输出端，两个输入端是A输入端(A)和B输入端(B)，两个输出端是QA输出端(QA)和QB输出端(QB)，A输入端(A)与第一D触发器(1)的D端口连接，B输入端(B)与第二D触发器(2)的D端口连接，第二输入端(IN2)、第一D触发器(1)的RST端口、第四输出端(OUT4)、第二D触发器(2)的RST端口和第四输入端(IN4)连接在一起，第一D触发器(1)的Q端口与第一输入端(IN1)连接，第二D触发器(2)的Q端口与第三输入端(IN3)连接，第五输入端(IN5)和第六输入端(IN6)分别与第一D触发器(1)的Q端口和第二D触发器(2)的Q端口连接，第三输出端(OUT3)与第七输入端(IN7)连接，第一输出端(OUT1)与QA输出端(QA)连接，第二输出端(OUT2)与QB输出端(QB)连接。
2、 根据权利要求1所述的高速鉴相器，其特征在于，第一D触 发器(1)和第二 D触发器(2)的电路结构完全相同，第一 D触发 器(l)含第一 MOS管(M1)、第二 MOS管(M2)、第三MOS管(M3)、 第四MOS管(M4)、第五MOS管(M5)和第六MOS管(M6)，第 一 MOS管(Ml)、第二 MOS管(M2)和第四MOS管(M4 )是PMOS管，第三MOS管(M3)、第五MOS管(M5)和第六MOS管(M6) 是NMOS管，第一MOS管(Ml)、第三MOS管(M3)和第五MOS 管(M5)串接后跨接在电源正端(VDD)和电源负端(GND)之间 第一MOS管(Ml)的源极与电源正端(VDD)连接，第一MOS管(Ml)的漏极与第三MOS管(M3)的漏极连接，第三MOS管(M3 ) 的源极与第五MOS管(M5)的漏极连接，第五MOS管(M5)的源 极与电源负端(GND)连接，第二 MOS管(M2)、第四MOS管(M4) 和第六MOS管(M6)串接后跨接在电源正端(VDD)和电源负端(GND)之间第二 MOS管(M2)的源极和电源正端(VDD)连接， 第二MOS管(M2)的漏极与第四MOS管(M4)的源极连接，第四 MOS管(M4)的漏极与第六MOS管(M6)的漏极连接，第六MOS 管(M6)的源极与电源负端(GND)连接，第三MOS管(M3)的 源极、第五MOS管(M5)的漏极、第二MOS管(M2)的栅极和第 六MOS管(M6)的栅极连接在一起，第三MOS管(M3)的栅极与 第四MOS管(M4)的栅极连接后作为第一 D触发器(1)的D端口， 第一MOS管(Ml)的栅极与第五MOS管(M5)的栅极连接后作为 第一 D触发器(1)的RST端口 ，第二 MOS管(M2)的漏极与第四 MOS管(M4)的源极连接后作为第一 D触发器(1)的Q端口。
3、 根据权利要求1所述的高速鉴相器，其特征在于，延时单元 (Delay)由两级非门级联而成。
4、 根据权利要求1所述的高速鉴相器，其特征在于，第一D触 发器(1)和第二 D触发器(2)的电路结构完全相同，第一 D触发 器(l)含第一 MOS管(M1)、第二 MOS管(M2)、第三MOS管(M3)、 第四MOS管(M4)、第五MOS管(M5)和第六MOS管(M6)，第 一 MOS管(Ml)、第二 MOS管(M2)和第四MOS管(M4)是PMOS 管，第三MOS管(M3)、第五MOS管(M5)和第六MOS管(M6) 是NMOS管，第一MOS管(Ml)、第三MOS管(M3 )和第五MOS 管(M5)串接后跨接在电源正端(VDD)和电源负端(GND)之间 第一MOS管(Ml)的源极与电源正端(VDD)连接，第一MOS管(Ml)的漏极与第三MOS管(M3)的漏极连接，第三MOS管(M3 ) 的源极与第五MOS管(M5)的漏极连接，第五MOS管(M5)的源 极与电源负端(GND)连接，第二 MOS管(M2)、第四MOS管(M4) 和第六MOS管(M6)串接后跨接在电源正端(VDD)和电源负端(GND)之间第二 MOS管(M2)的源极和电源正端(VDD)连接， 第二MOS管(M2)的漏极与第四MOS管(M4)的源极连接，第四 MOS管(M4)的漏极与第六MOS管(M6)的漏极连接，第六MOS 管(M6)的源极与电源负端(GND)连接，第三MOS管(M3)的 源极、第五MOS管(M5)的漏极、第二MOS管(M2)的栅极和第 六MOS管(M6)的栅极连接在一起，第三MOS管(M3)的栅极与 第四MOS管(M4)的栅极连接后作为第一 D触发器(1)的D端口， 第一MOS管(Ml)的栅极与第五MOS管(M5)的栅极连接后作为 第一D触发器(1)的RST端口，第二MOS管(M2)的漏极与第四 MOS管(M4)的源极连接后作为第一D触发器(1)的Q端口，延 时单元(Delay)由两级非门级联而成。
全文摘要
一种高速鉴相器，确切说，涉及一种基于单相时钟动态CMOS技术的高速鉴相器，属于信号处理及其电路的技术领域。在传统的鉴相器的基础上，在反馈环路中添加了一个延时模块，使鉴相器工作时没有死区，用高速的D触发器替换了传统的低速的D触发器，使鉴相器工作速度快，达到900MHz。该鉴相器有工作速度高，制作容易，工作时没有死区的优点，特别适于在延迟锁定环中精确鉴别两个输入信号的相位差。
文档编号H03K3/356GK101431332SQ20081004101
公开日2009年5月13日 申请日期2008年7月25日 优先权日2008年7月25日
发明者琳 刘, 灏 周, 华 杨, 欧阳炜霞, 赖宗声, 赖琳晖, 磊 陈, 陈子晏, 奥 雷, 马和良 申请人:华东师范大学