一种超前-滞后型数字鉴相器结构的制作方法
【技术领域】
[0001]本发明涉及数字集成电路领域，特别涉及一种高精度的超前-滞后型数字鉴相器的实现结构。
【背景技术】
[0002]近年来，数字鉴相器日益发展。由于这类鉴相器线性范围大，输出波纹小，电路结构简单，易于大规模集成，且大多兼具有鉴频功能，在频率合成领域得到了广泛的应用。
[0003]数字鉴相器，用于比较两个输入信号的相位关系，可以分为过零型鉴相器、触发器型数字鉴相器、奈奎斯特速率采样型鉴相器和超前-滞后型鉴相器。超前-滞后型数字鉴相器，根据输入的两路信号clkl和clk2的相位关系,若clkl的相位超前于clk2的相位，则输出一个超前脉冲；若clkl的相位滞后于clk2的相位，则输出一个滞后脉冲。
[0004]随着通信数据速率要求的不断提高，集成电路系统时钟的工作频率也不断提高，频率合成等电路对于数字鉴相器的鉴相精度也提出了更加严格的要求。在某些高频率的场合，为达到生成时钟抖动性能要求，鉴相器的鉴相精度需要达到皮秒级别。但是由于传统超前-滞后型数字鉴相器结构过于简单，受自身固有延迟的影响，在两个输入信号相位差非常小时，将无法给出正确的鉴相结果，鉴相精度较低。
[0005]在Smicl30nm工艺下，使用Hspice进行仿真，可以看到，传统超前-滞后型数字鉴相器的鉴相精度只有几十至一百皮秒。本发明通过适当增加一些逻辑单元和触发器，增加了触发信号的有效时间，可以大幅提高超前-滞后型的鉴相精度。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种高精度的超前-滞后型数字鉴相器结构，解决了现有技术中数字鉴相器鉴相精度较低的技术问题。具体的，该鉴相器结构包括:
[0007]第一信号通路、第二信号通路组成和三输入与非门；
[0008]其中，所述第一信号通路包括:第一 D触发器、第一反相器、第一缓冲器、第一与非门、第一数字脉冲放大器以及第三D触发器；所述第一 D触发器的输出分别连接三输入与非门的第一输入端、第一反相器和第一与非门的输入端；第一缓冲器的输出端连接第二与非门的输入端；第一数字脉冲放大器的输入端和输出端分别连接第一与非门的输出端和第三D触发器的输入端；
[0009]其中，所述第二信号通路包括:第二 D触发器、第二反相器、第二缓冲器、第二与非门、第二数字脉冲放大器以及第四D触发器；所述第二D触发器的输出分别连接三输入与非门的第二输入端、第二反相器和第二与非门的输入端；第二缓冲器的输出端连接第一与非门的输入端；第二数字脉冲放大器的输入端和输出端分别连接第二与非门的输出端和第三D触发器的输入端；
[0010]其中，三输入与非门的第三输入端连接输入使能信号，输出端连接第一、第二 D触发器的复位端。
[0011]其中，所述第一 D触发器的数据端接高电平“1”，时钟端接第一路时钟信号，当复位端为高电平，第一路时钟信号出现上升沿时，DFFl的Q端输出高电平。
[0012]其中，所述第二 D触发器的数据端接高电平“1”，时钟端接第二路时钟信号，当复位端为高电平，第二路时钟信号出现上升沿时，DFF2的Q端输出高电平。
[0013]其中，所述第三D触发器的数据端接高电平“1”，时钟端接第一路时钟信号，当复位端为高电平，第一路时钟信号出现上升沿时，DFF3的Q端输出高电平；复位端为低电平时，DFF4的Q端输出低电平。
[0014]其中，所述第四D触发器的数据端接高电平“1”，时钟端接第二路时钟信号，当复位端为高电平，第二路时钟信号出现上升沿时，DFF4的Q端输出高电平；复位端为低电平时，DFF4的Q端输出低电平。
[0015]其中，当且仅当所述三输入与非门的三个输入端均连接高电平时，输出为低电平，使DFFl和DFF2发生复位，Q端同时输出低电平。
[0016]其中，所述第一、第二与非门分别用于产生第一路时钟信号和第二路时钟信号的相位超前指示信号。
[0017]其中，所述第一、第二数字脉冲放大器具有相同的内部结构，用于延长输入信号的脉冲时间，包括:
[0018]缓冲器，N个或门，和或非门；缓冲器的输入连接高电平脉冲信号，第一或门的输入分别为高电平脉冲信号和缓冲器的输出信号，第N或门和或非门的输入信号分别为前一级和再前一级的输出信号。
[0019]其中，所述第一、第二数字脉冲放大器中或门的数量N由实际需要决定，可以为3、4、5、6 等。
[0020]其中，所述第一数字脉冲放大器输出低电平脉冲的低电平时间大于所述第一 D触发器R端所需复位低电平最短持续时间；所述第二数字脉冲放大器输出低电平脉冲的低电平时间大于所述第二 D触发器R端所需复位低电平最短持续时间。
[0021]其中，所述第三D触发器在使能信号为高电平后，当第一路时钟信号相位超前于第二路时钟信号时，输出信号为低电平，否则为高电平。
[0022]其中，所述第四D触发器在使能信号为高电平后，当第二路时钟信号相位超前于第一路时钟信号时，输出信号为低电平，否则为高电平。
[0023]其中，当所述第三D触发器的输出信号为低电平，并且，所述第四D触发器的输出信号为高电平时，所述鉴相器结构的鉴相结果为第一路时钟信号相位超前于第二路时钟信号。
[0024]其中，当所述第三D触发器的输出信号为高电平，并且，所述第四D触发器的输出信号为低电平时，所述鉴相器结构的鉴相结果为第二路时钟信号相位超前于第一路时钟信号。
[0025]其中，当所述第三D触发器和第四D触发器的输出信号相同时，所述鉴相器结构的鉴相结果为第一路时钟信号和第二路时钟信号的相位关系不能确定。
[0026]在smicl30nm工艺下，使用Hspice进行仿真，可以看到，传统超前-滞后型数字鉴相器的鉴相精度只有几十至一百皮秒。本发明通过适当增加一些逻辑单元和触发器，增加了触发信号的有效时间，可以大幅提高超前-滞后型的鉴相精度。
【附图说明】
[0027]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显:
[0028]图1为本发明实施例提供的一种高精度的超前-滞后型数字鉴相器结构示意图；
[0029]图2为图1中的数字脉冲脉冲放大器中各信号之间的关系图；
[0030]图3为本发明实施例提供的一种数字脉冲放大器结构示意图；
[0031]图4为图3中的数字脉冲脉冲放大器中各信号之间的关系图；
[0032]图5为图1中的数字鉴相器中所选反相器和缓冲器延迟过小时各信号之间的关系图；
[0033]图6为图1中的数字鉴相器中所选反相器和缓冲器延迟过小时各信号之间的关系图；
[0034]图7为与图1中数字鉴相器结构(A结构)作对比的一种B结构；
[0035]图8为当clkl的相位超前于clk2的相位3皮秒时A结构数字鉴相器中各信号之间的关系图；
[0036]图9为当clkl的相位滞后于clk2的相位3皮秒时A结构数字鉴相器中各信号之间的关系图；
[0037]图10当clkl的相位超前于clk2的相位3皮秒时B结构数字鉴相器中各信号之间的关系图；
[0038]图11为当clkl的相位滞后于clk2的相位3皮秒时B结构数字鉴相器中各信号之间的关系图；
[0039]图12为当clkl的相位滞后于clk2的相位56皮秒时B结构数字鉴相器中各信号之间的关系图；
[0040]附图中相同或相似的附图标记代表相同或相似的部件。
【具体实施方式】
[0041]下面结合附图及本发明的具体实施例对本发明作进一步详细描述。需要理解的是，本发明并不局限于下述特定实施方式，本领域技术人员可以在所附权利要求的范围内做出各种变形或修改。
[0042]如图1所示，本发明提供了一种高精度的超前-滞后型数字鉴相器结构，该结构包括:
[0043]第一信号通路、第二信号通路和三输入与非门NAND3 ；
[0044]其中，所述第一信号通路包括:第一 D触发器DFF1、第一反相器INV1、第一缓冲器BUFl、第一与非门NANDl、第一数字脉冲放大器以及第三D触发器DFF3 ;所述第一 D触发器DFFl的输出分别连接三输入与非门NAND3的第一输入端、第一反相INVl和第一与非门NANDl的输入端；第一缓冲器BUFl的输出端连接第二与非门NAND2的输入端；第一数字脉冲放大器的输入端和输出端分别连接NANDl的输出端和第三D触发器DFF3的输入端；
[0045]其中，所述第二信号通路包括:第二 D触发器DFF2、第二反相器INV2、第二缓冲器BUF2、第二与非门NAND2、第二数字脉冲放大器以及第四D触发器DFF4 ;所述第二 D触发器DFF2的输出分别连接三输入与非门NAN