时钟生成方法以及半导体装置的制造方法
【技术领域】
[0001] 本发明涉及时钟生成方法以及半导体装置。
【背景技术】
[0002] 在无线通信等通信系统中，针对构成系统的各部位，供给与各部位的数据信号的 处理速度（数据速率）对应的频率的时钟信号（数据速率时钟）从而整体动作。因此，在 通信系统中，存在要求各种频率的数据速率时钟的情况。此时，考虑数据速率时钟的供给源 的简单化、通信系统整体的同步等，也存在对来自使振荡频率精度良好地稳定化的时钟源 的主时钟进行分频，来生成各种频率的数据时钟的情况。
[0003] 作为现有技术所涉及的时钟的分频方法的一个例子，有利用整数的分频比（整数 分频值）进行分频的方法（整数分频）。图4以及图5示出了该整数分频的时钟生成电路 200,图6示出了时钟生成电路200的时序图。此外，该现有技术所涉及的时钟生成电路200 例示了进一步以过采样率k对数据速率进行过采样的情况。
[0004] 如图4所示，该现有技术所涉及的时钟生成电路200 (整数分频的分频电路）具备 时钟分频电路50、数据速率时钟生成电路51、以及整数分频值（N)保存寄存器52。在整数 分频值（N)保存寄存器52保存有整数分频值N。
[0005] 时钟分频电路50输入主时钟S50,并对主时钟S50进行分频输出分频时钟S51。数 据速率时钟生成电路51输入分频时钟S51，并进一步以过采样率k对分频时钟S51进行分 频，输出数据速率时钟S53。
[0006] 如图5所示，时钟分频电路50具备时钟分频计数器53、比较器54、以及门电路55。
[0007] 时钟分频计数器53以主时钟S50作为动作时钟进行计数。在比较器54比较正计 数出的值、和从整数分频值（N)保存寄存器52读出的表示整数分频值N的信号S52,若计数 到达整数分频值N则复位。图6(a)示出了该时钟分频计数器53的输出亦即时钟分频计数 器值S54的动作波形。
[0008] 在门电路55中，对比较器54的输出S55和主时钟S50的逻辑积进行运算，生成图 6(b)所示的分频时钟S51。
[0009] 在数据速率时钟生成电路51中，基于过采样率k对分频时钟S51进行计数。图 6(c)示出了此时的过采样计数器值。在该现有技术的例子中，由于将过采样率k设为k= 10,所以过采样计数器值为0~9的值。而且，如图6(d)所示，将基于过采样计数器值对分 频时钟S51进行分频后的时钟作为数据速率时钟S53,即作为成为本时钟生成电路200的目 的的分频时钟输出。
[0010] 另一方面，专利文献1公开了现有技术所涉及的时钟分频方法的其他的例子。专 利文献1所公开的时钟分频方法是在规定的定时屏蔽输入时钟脉冲，并使该屏蔽的输入时 钟脉冲实质上延迟，从而使进行了分频的时钟脉冲的数目变化，使进行了分频的时钟的平 均频率接近理想的时钟频率的时钟分频方法。
[0011] 专利文献1 :日本特开2010 - 087820号公报
[0012] 然而，在上述时钟生成电路200的整数分频的现有技术中，在给予的数据速率无 法被整数分频值整除的情况下，分频后的时钟的频率从数据速率偏移。以下，列举数值例对 该偏移进行说明。
[0013] 在将主时钟（这里是指成为生成数据速率时钟的情况下的基础的分频前的时钟） 的频率设为&，将数据速率设为D，将过采样率设为k的情况下，通过以下所示的式（1)计 算整数分频值N。
[0014] 式 1
[0015]
[0016] 这里，式（1)中的round是进行除算求出商并将小数点以下四舍五入的函数，以下 相同。
[0017] 另外，分频后的数据速率时钟的频率fD使用利用式（1)计算出的N，通过以下所示 的式⑵计算。
[0018] 数 2
[0019]
[0020] 这里，若fQ= 26MHz，D= 2. 4kbps，k= 10,则根据式（1)，整数分频值N为N= 1083。因此，根据式（2)，fD为fD= 2. 4007386kHz。该fD的值成为从数据速率2. 4kbps偏 移308ppm的频率。
[0021] 另一方面，有时这样的数据速率时钟的频率fD的从数据速率的偏移（数据速率偏 差）被标准规格等规定（例如，lOOppm)。因此，在数据速率偏差较大的情况下无法满足该 标准规格。
[0022] 为了避免数据速率偏差，虽然也存在调整主时钟的频率的方法，但不为通用的频 率，所以主时钟源的成本（例如，石英振子的成本）变高，成为通信系统的成本提高的重要 因素。
[0023] 另外，作为避免数据速率偏差的其他的方法，也有使用PLL(PhaseLockedLoop: 锁相环）的方法。是通过使用PLL生成数据速率的整数倍的频率的主时钟的方法。根据这 样的方法，即使使用考虑了过采样率的整数分频的方法，也能够生成数据速率偏差较小的 数据速率时钟。然而，由于使用PLL，存在消耗电力增大这样的问题。
[0024] 另一方面，在专利文献1所公开的时钟分频方法中，在一定时间观测分频后的输 出时钟的平均的频率接近数据速率，但若从各个时钟波形的脉冲的时间宽度来看，长的时 间宽度的脉冲和短的时间宽度的脉冲混在一起，所以原理上，发生输出时钟的波形的时间 波动（起伏）。
【发明内容】
[0025] 本发明是为了解决上述的课题而提出的，目的在于提供与目标频率的偏差、时间 波动较小，并且低消耗电力而廉价的时钟生成方法以及半导体装置。
[0026] 本发明所涉及的时钟生成方法以目标频率以及规定的整数k(k多2)对输入时钟 的频率进行除算求出商来对第一分频值进行运算；基于上述第一分频值对第二分频值进行 运算；在将上述目标频率的一个周期的时间分割为k个区间后的一个区间中基于上述第二 分频值对上述输入时钟进行分频，并且在剩余的k一 1个区间中基于上述第一分频值对上 述输入时钟进行分频；生成将与上述输入时钟分别被分频后的上述k个区间对应的时间作 为一个周期的频率的时钟。
[0027] 另一方面，本发明所涉及的半导体装置包括：运算部，其以目标频率以及规定的整 数k(k多2)对输入时钟的频率进行除算求出商来对第一分频值进行运算，并且基于上述 第一分频值对第二分频值进行运算；分频部，其在将上述目标频率的一个周期的时间分割 为k个区间后的一个区间中基于上述第二分频值对上述输入时钟进行分频，并且在剩余的 k一 1个区间中基于上述第一分频值对上述输入时钟进行分频；以及输出部，其输出将与上 述输入时钟分别被分频后的上述k个区间对应的时间作为一个周期的频率的时钟。
[0028] 根据本发明，能够提供与目标频率的偏差、时间波动较小，并且低消耗电力而廉价 的时钟生成方法以及半导体装置。
【附图说明】
[0029] 图1是表示实施方式所涉及的半导体装置的功能构成的一个例子的功能框图。 [0030]图2是表示实施方式所涉及的时钟分频电路的功能构成的一个例子的功能框图。
[0031] 图3是表示实施方式所涉及的半导体装置的各部的信号的时间变化的时序图。
[0032] 图4是表示现有技术所涉及的时钟生成电路的功能构成的功能框图。
[0033] 图5是表示现有技术所涉及的时钟分频电路的功能构成的功能框图。
[0034] 图6是表示现有技术所涉及的时钟生成电路的各部的信号的时间变化的时序图。
[0035] 附图标记的说明：1、50…时钟分频电路；2、51…数据速率时钟生成电路；3…发送 数据生成电路；4…发送滤波器；5…PLL;6…整数分频值（N1)保存寄存器；7…整数分频值 (N2)保存寄存器；11、53…时钟分频计数器；12、15、54…比较器；13、55…门电路；14…选 择器；16…N2计数器值保存寄存器；52…整数分频值（N)保存寄存器；100…半导体装置； 200…时钟生成电路。
【具体实施方式】
[0036] 以下，参照附图，对用于实施本发明的方式进行详细的说明，首先，对本实施方式 的基本的观点进行说明。
[0037] 在本实施方式中，例示将本发明的时钟生成方法以及半导体装置应用于无线通信 系统中的使用了FSK(FrequencyShiftKeying:频移键控）的发送电路的方式进行说明。 另外，例示数据速率被过采样的方式进行说明。
[0038] 在本实施方式所涉及的时钟生成方法以及半导体装置中，生成使用整数分频值N1 以及N2两个整数分频值对主时钟进行了分频的数据速率时钟。整数分频值N1是通过现有 技术的方法计算出的整数分频值，整数分频值N2是通过基于整数分频值N1的运算来计算 出的整数分频值。