用于半导体装置的输出控制电路和包括其的输出驱动电路的制作方法
【专利说明】用于半导体装置的输出控制电路和包括其的输出驱动电路
[0001]相关申请的交叉引用
[0002]本申请要求2014年3月27日向韩国知识产权局提交的申请号为10-2014-0036229的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种实施例涉及一种半导体装置，且更具体地，涉及一种输出控制电路和包括所述输出控制电路的输出驱动电路。
【背景技术】
[0004]半导体存储装置包括用于将外部时钟信号和内部时钟信号的操作定时同步的电路。所述电路的实例可以包括延迟锁定环(DLL，delay locked loop)电路、输出控制电路等。
[0005]DLL电路通过将外部时钟信号延迟期望的时间来产生内部时钟信号。通常，半导体装置在传送时钟信号时不可避免地具有延迟时间。DLL电路将半导体装置的延迟时间反映至外部时钟信号，并且执行锁定操作以产生内部信号。
【发明内容】
[0006]在一个实施例中，一种输出控制电路可以包括周期设定信号发生单元，其被配置成响应于延迟锁定环(DLL)锁定信号和输出使能复位信号来输出在指定时段期间被使能的设置信号。输出控制电路还可以包括时钟分频单元，其被配置成响应于设置信号来以预设的分频比对内部时钟进行分频，并且输出分频时钟。另外，输出控制电路还可以包括移位单元，其被配置成响应于分频时钟来将设置信号移位预设的第一时间，并且输出第一延迟设置信号。输出控制电路还可以包括输出单元，其被配置成响应于分频时钟来接收并处理第一延迟设置信号，并且将输出使能复位信号输出。
[0007]在一个实施例中，一种输出驱动电路可以包括输出使能复位信号发生电路，其被配置成与通过响应于延迟锁定环(DLL)锁定信号而对内部时钟进行分频所获得的分频时钟同步地将设置信号移位来产生第一延迟设置信号。输出使能复位信号发生电路还可以通过响应于分频时钟来处理第一延迟设置信号而产生输出使能复位信号。输出驱动电路还可以包括延迟电路，其被配置成将输出使能复位信号延迟预设的时间。此外，输出驱动电路还可以包括计数单元，其被配置成响应于内部时钟来输出与通过输出使能复位信号和延迟电路的输出信号所限定的时段相对应的计数信号。输出驱动电路还可以包括输出使能信号输出单元，其被配置成响应于计数信号和CAS延时信息来将输出使能信号输出。
[0008]在一个实施例中，一种输出控制电路可以包括:周期设定信号发生单元，其被配置成当延迟锁定环(DLL)锁定信号响应于DLL锁定信号的反相信号和输出使能复位信号而被使能时，输出设置信号。输出控制电路还可以包括时钟分频单元，其被配置成响应于设置信号来对内部时钟进行分频，以允许分频时钟的周期比内部时钟的周期长。另外，输出控制电路可以包括移位单元，其被配置成响应于分频时钟来将设置信号延迟，以输出第一延迟设置信号。此外，输出控制电路可以包括:输出单元，其被配置成通过将第一延迟设置信号延迟来产生第二延迟设置信号，并且根据第二延迟设置信号和第一延迟设置信号的组合产生输出使能复位信号。
【附图说明】
[0009]图1是根据一个实施例的输出控制电路的配置图；
[0010]图2是图示图1的输出控制电路的示图；
[0011]图3是用于解释根据一个实施例的输出控制电路的操作的时序图；
[0012]图4是根据一个实施例的输出驱动电路的配置图；以及
[0013]图5图示了利用根据本发明的一个实施例的存储器控制器电路的系统的框图。
【具体实施方式】
[0014]以下将参照附图通过各种实施例来描述根据本发明的输出控制电路和包括所述输出控制电路的输出驱动电路。输出控制电路可以执行将与外部时钟信号同步的读取命令与内部时钟信号同步的域交叉操作。另外，经由输出控制电路产生的输出使能信号可以包括CAS(列地址选通)延时(CL)信息。半导体存储装置利用DLL电路和输出控制电路，在读取命令之后期望的时间处，如同它与外部时钟信号同步地输出数据来操作。因而，需要输出控制电路以准确的定时产生控制信号，以根据设计的数据输出时间来输出数据。
[0015]参见图1，输出控制电路10可以包括:周期设定信号发生单元110、时钟分频单元120、移位单元130和输出单元140。
[0016]周期设定信号发生单元110可以被配置成在DLL锁定信号DLL_LOCK被使能的状态下，输出在指定时段期间被使能的设置信号SET。更具体地，DLL锁定信号的反相信号DLL_LOCKB响应于DLL锁定信号DLL_LOCK的反相信号DLL_LOCKB和输出使能复位信号OERST而被禁止。
[0017]时钟分频单元120可以被配置成响应于内部时钟ICLK和设置信号SET来以预设的分频比对内部时钟ICLK进行分频，并且输出分频时钟ICLK2D。在一个实施例中，时钟分频单元120可以被配置成对内部时钟ICLK进行分频，使得分频时钟ICLK2D的周期比内部时钟ICLK长。例如，分频比可以被设定成1/2。
[0018]移位单元130可以被配置成响应于分频时钟ICLK2D来将设置信号SET延迟预设的第一时间，并且输出第一延迟设置信号SET2D。由于时钟分频单元120的分频操作仅在设置信号SET的使能时段期间执行，所以从移位单元130输出的第一延迟设置信号SET2D可以在设置信号SET被禁止时被禁止。
[0019]输出单元140可以被配置成通过响应于分频时钟ICLK2D来将第一延迟设置信号SET2D延迟第二时间而产生第二延迟设置信号SET2.5DB?输出单元140还可以被配置成通过将第二延迟设置信号SET2.5DB和第一延迟设置信号SET2D进行组合来产生输出使能复位信号OERST。
[0020]通过将设置信号SET经由移位单元130延迟第一时间产生的第一延迟设置信号SET2D可以与分频时钟ICLK2D同步地输出。在一个实施例中，内部时钟ICLK被分频，使得分频时钟ICLK2D具有比内部时钟ICLK更长的周期。例如，分频比可以因此被设定至1/2。
[0021]当内部时钟ICLK具有短周期tCK，并且用作移位单元130的同步信号时，移位单元130的操作裕度可以被降低，以使得难以产生输出使能复位信号OERST。
[0022]然而，在一个实施例中，由于第一延迟设置信号SET2D根据通过将内部时钟ICLK分频以具有长周期获得的分频时钟ICLK2D来输出，结果可以保证移位单元130的操作裕度。
[0023]参见图2，输出控制电路10的周期设定信号发生单元110可以被配置成在响应于DLL锁定信号的反相信号DLL_LOCKB和输出使能复位信号OERST而使DLL锁定信号的反相信号DLL_L0CKB禁止的状态下，输出在指定时段期间被使能的设置信号SET。周期设定信号发生单元110可以用SR锁存电路来实施，但是不限制于此。
[0024]周期设定信号发生单元110可以被配置成响应于输出使能复位信号OERST而被复位。因而，设置信号SET的使能时段可以在从DLL锁定信号的反相信号DLL_L0CKB被禁止的时间到输出使能复位信号OERST被使能的时间的范围。
[0025]此外，输出使能复位信号OERST可以经由脉冲发生电路150被提供至周期设定信号发生单元110。然后，输出使能复位信号110可以被提供为用于周期设定信号发生单元110的复位信号。然而，输出使能信号OERST不限制于此。
[0026]时钟分频单元120可以被配置成响应于内部信号ICLK和设置信号SET来以预设的分频比对内部时钟ICLK进行分频，并且输出分频时钟ICLK2D。例如，时钟分频单元120可以用T触发器电路等来实施，但是不限制于此。
[0027]移位单元130可以被配置成包括第一移位器131和第二移位器133。第一移位器131可以被配置成响应于分频时钟ICKL2D来将设置信号SET第一次移位，并且输出第一移位信号SET1D。第二移位器133可以被配置成响应于分频时钟ICLK2D来将第一移位信号SETlD第二次移位，并且将第二移位信号作为第一延迟设置信号SET2D输出。
[0028]第一移位器131和第二移位器133中的每个可以用D触发器等来实施，但是不限制于此。移位单元130可以被配置成通过利用单个移位电路将设置信号SET延迟期望的时间来产生第一延迟设置信号SET2D。此外，第一移位器131和第二移位器133可以被设计成具有大体相同的延迟时间。
[0029]分频时钟ICLK2D可以仅在设置信号SET的使能时段期间产生。因此，第一延迟设置信号SET2D可以在设置信号SET被禁止时被禁止。
[0030]输出单元140可以被配置成包括发送器141、延迟器143和组合器145。发送器141可以被配置成响应于分频时钟ICLK2D来确定是否传送第一延迟设置信号SET2D。延迟器143可以被配置成将经由发送器141传送的第一延迟设置信号SET2D延迟预设的第二时间，并且产生第二延迟设置信号SET2.5DBo组合器145可以被配置成将第一延迟设置信号SET2D和第二延迟设置信号SET2.5DB进行组合以产生输出使能复位信号0ERST。
[0031]更具体地，根据一个实施例的输出控制电路10可以与设置信号SET被使