时脉产生器以及相关的时脉产生方法

专利名称：时脉产生器以及相关的时脉产生方法
技术领域：
本发明是关于时脉产生器以及时脉的产生方法。
背景技术：
传统的电磁干扰(electronic magnetic interference; EMI)预防措施包括电磁 干扰滤波器、陶铁磁珠(ferrite beads)、控流线圈(choke)、增加电源层与接电层 至电路板中、金属屏蔽、特殊涂层以及射频衬垫(RF gasket)...等等。然而，电 磁干扰的主要来源是为系统时脉，例如来自于频率时脉产生器、晶体振荡器、 压控振荡器以及锁相回路。降低整个系统的电磁干扰的一个有效方法为使用 低电磁干扰展频时脉荡器。使用低电磁干扰展频时脉荡器的优点在于符合规 范测试、上市时间过程很短(shorttime-to-market)以及成本降低。

发明内容
本发明是提供一种时脉产生器，包括一锁相回路产生一输出时脉； 一延 迟线路，耦接于锁相回路的一输入端；以及一调变单元，对一具有固定准位 的输入信号进行积分，以产生一调变信号控制延迟线路，藉以调变锁相回路 的一第一输入时脉的相位，使得输出时脉的频率是锁定在一期望频率。
本发明亦提供一种时脉产生器，包括一锁相回路，根据一第一输入时脉 以及一第二输入时脉，产生一输出时脉； 一除频器，根据一第一控制信号， 对输出时脉进行除频，以产生一已除频输出时脉；以及一延迟线路，根据一 第二控制信号，调变第一输入时脉与第二输入时脉中的一者的相位，其中延 迟线路与除频器受控制来根据第一控制信号与第二控制信号，通过一分数除法因数(fractional division factor)对输出时脉进行除频。
本发明亦提供一种时脉产生器，包括一调变单元，积分具有固定准位的 输入信号，以产生第一控制信号以及第二控制信号； 一锁相回路，根据一第 一输入时脉以及一第二输入时脉，产生一输出时脉。 一除频器根据第一控制 信号对输出时脉进行除频，以产生一已除频输出时脉；以及一延迟线路，根 据第二控制信号，调变已除频输出时脉的相位，来输出已调变且己除频输出
时脉，供作第二输入时脉，使得输出时脉的频率锁定在一期望频率。根据第 一控制信号与第二控制信号，延迟线路与除频器受控制以通过一分数除法因
数对输出时脉进行除频。
本发明亦提供一种时脉产生器，包括一调变单元，积分一具有固定准位 的输入信号，以便产生第一控制信号以及第二控制信号； 一锁相回路产生一 输出时脉； 一延迟线路，根据第二控制信号，调变锁相回路的一第一输入时 脉的相位，以输出己调变时脉。 一除频器，根据第一控制信号，对输出时脉 进行除频，以产生一第二输入时脉，使得锁相回路根据已调变的时脉与第二 输入时脉产生输出时脉，并且输出时脉的频率锁定在一期望频率。延迟线路 与除频器是根据第一控制信号与第二控制信号受控制，以通过一分数除法因 数对输出时脉进行除频。
本发明亦提供一种时脉产生方法，包括提供一调变信号；根据调变信号， 对一锁相回路的一输出时脉进行除频。根据调变信号，调变锁相回路的一第 一输入时脉的相位或调变已除频输出时脉的相位，使得输出时脉是被一分数 除法因数所除频，其中当第一输入时脉的相位被调变时，已除频输出时脉作 为锁相回路的一第二输入时脉，而当已除频输出时脉的相位被调变时，已调 变且已除频的输出时脉作为锁相回路的一第二输入时脉。
本发明亦提供一种时脉产生方法，包括积分一具有固定准位的输入信号， 以产生一调变信号；根据调变信号，对一锁相回路的一输出时脉进行除频。 根据调变信号，调变锁相回路的一第一输入时脉的相位或已除频输出时脉的相位，使得输出时脉锁定在一期望频率<
—图说明


图1是显示一展频时脉产生器的一实施例。
图2A是显示一展频时脉产生器的另一实施例。
图2B是显示一延迟线路的一实施例。
图2C是为图2A所示的展频时脉产生器的一波形示意图,
图3A是显示一展频时脉产生器的另一实施例。
图3B是为图3A所示的展频时脉产生器的一波形示意图,
图4是显示一展频时脉信号的产生方法的一流程示意图。
图5是显示一时脉产生器的一实施例。
图6是为图5所示的时脉产生器的一波形示意图。
图7是显示时脉产生器的另一实施例。
图8是显示一时脉产生方法的一流程示意图。
附图标号
10、 10":锁相回路； 20、
30、 30":调变单元； 32-
33:减法器； 34:
38:量化器； 36、
50:校正单元； 60、 70:晶体振荡器；
100、 200、 300:展频时脉产生器； 400、 500:时脉产生器；
MS:调变信号； Sl:
S2:第二输入时脉； SOUT:
20":延迟线路；
三角波产生器；
积分器；
40:縮放单元；
60":除频器；
第一输入时脉; 输出时脉；
MS":缩放后的调变信号； THC:控制码;TH:临界值； ST:三角波信号；
fl、 ￡2:频率； INV1、 INV2:反相器；
SC:输入信号。
具体实施例方式
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特 举一较佳实施例，并配合所附图示，作详细说明如下-
图1是为展频时脉产生器的一实施例的示意图。如图1所示，展频时脉 产生器100包括锁相回路10、延迟线路20、调变单元30、縮放单元40以及 校正单元50。
锁相回路10用以根据第一输入时脉S1以及第二输入时脉S2，产生输出 时脉SOUT。举例而言，锁相回路10可包括频率相位检测器(phase/frequency detector, FPD)、电荷泵、低通滤波器以及压控振荡器(voltage controlled oscillator, VCO)。频率相位检测器是用以检测第一、第二输入时脉间的相位 差，并输出一充电(pump-up)信号或一放电(pump-down)信号，以便控制电荷泵。 电荷泵所产生的电压是通过低通滤波器进行滤波，并供应至压控振荡器以作 为参考电压。压控振荡器是根据参考电压产生时脉信号。压控振荡器是可为 任何可依据一输入参考电压产生时脉频率信号的电路。通常环状振荡器是为 典型的压控振荡器结构。由于锁相回路10的结构皆为本领域的人所知，其详 细内容于此就不再累述。
举例而言，第一输入时脉S1是可由一晶体振荡器所提供，且第二输入时 脉S2是可为一除频器根据锁相回路10的输出时脉SOUT所产生。或者是， 第一输入时脉Sl是可为一除频器根据锁相回路10的输出时脉SOUT所产生， 且第二输入时脉S2是可由一晶体振荡器所提供。
由于第一、第二输入时脉Sl与S2间的相位差会导致输出时脉SOUT的 频率产生变化，所以第一、第二输入时脉Sl与S2间的相位差与输出时脉SOUT的频率间的关系可表示成 * 。因此，本发明是通过调变第一输入时脉Sl
的相位来产生一展频时脉信号。换言之，调变单元30是提供一调变信号MS 用以控制耦接于第一输入时脉Sl与锁相回路10之间的延迟线路20，以便调 变第一输入时脉Sl的相位，使得锁相回路10所产生的输出时脉SOUT的频 率会产生周期性地变化。
举例而言，延迟线路20是可为数字延迟线路或模拟延迟线路，但不限定 于此。再者，縮放单元40是可设置于延迟线路20与调变单元30之间，用以 縮放调变信号MS，且校正单元50是用以调整縮放单元40的縮放比例。
图2A是为展频时脉产生器的另一实施例的示意图。图2B是为图2A所 示的展频时脉产生器的波形示意图。如图2A所示，展频时脉产生器200是与 图1中所示的展频时脉产生器IOO相似，其差异在于锁相回路IO、延迟线路 20、缩放单元40以及校正单元50。于此实施例中，第一输入时脉S1是由晶 体振荡器70所提供，第二输入时脉S2是通过除频器60根据锁相回路10的 输出时脉SOUT来提供。
调变单元30包括三角波产生器32、减法器33、积分器34、縮放单元36 以及量化器38。三角波产生器32是用以产生如图2B中所示的三角波信号ST， 并通过减法器33输出至积分器34。举例而言，三角波产生器32是可为上下 数计数器(up-down counter),但不限定于此。量化器38是用以根据调变信号 MS(即积分后的三角波信号)，产生一个为0或1的数值SQ。举例而言，当调 变信号MS到达(超出)一临界值TH时，量化器38所产生的数值SQ为1，而 于调变信号MS未到达(未超出)临界值TH时，量化器38所产生的数值SQ为 0。
縮放单元36用以縮放量化器38所产生的数值SQ以输出给减法器33。 举例而言，当量化器38因为调变信号MS到达临界值TH而产生为1的数值 SQ时，縮放单元36会縮放数值SQ并将縮放后的数值输出至减法器33。因此，减法器33会由积分器34所积分的信号(即调变信号MS)中减去縮放后的 数值，使得调变信号MS被重置，并因而变为0。如图2B中所示，于时间t2、 t4、 t6、 t8(依此类推)时，调变信号MS被来自縮放单元36的縮放后的数值所 重置。再者，当调变信号MS被重置(变为O)时，量化器38会产生为0的数值 SQ,直到调变信号MS再度达到临界值TH。因此，如图2B所示，来自三角 波产生器32的三角波信号ST会重复地由O被积分到临界值TH，用以作为调 变信号MS。减法器33、积分器34、量化器38以縮放单元36是连接成一回 授路径，使得三角波信号ST被积分成图2B中所示的调变信号MS。
积分器34所输出的调变信号MS接着会被縮放单元40所縮放并且输出 至延迟线路20。延迟线路20是根据縮放后的调变信号MS"调变第一输入时脉 Sl的相位，使得锁相回路10所产生的输出时脉SOUT的频率产生周期性地 变化。举例而言，如第2B中所示，锁相回路10所产生的输出时脉S1的频率 是以三角波形式于频率fl与f2之间变化。
当锁相回路的一个输入时脉的相位领先锁相回路的其它输入时脉时，频 率相位检测器会输出充电信号用以控制电荷泵，以便增加锁相回路的输出时 脉的频率。相反地，当锁相回路的一个输入时脉的相位落后于锁相回路的其 它输入时脉时，频率相位检测器会输出放电信号用以控制电荷泵，以便降低 锁相回路的输出时脉的频率。
图2C是延迟线路的一实施例的示意图。于此实施例中，如图2C中所示， 延迟线路20包括二进位-温度码转换器(binary to thermal code converter)、多个 串联连接的反相器、多个耦接至反相器的开关元件、以及多个电容器，每一 电容器是耦接于一对应开关元件与接地端之间。二进位-温度码转换器是用以 将縮放后的调变信号MS"转换成一控制(温度)码THC，用以切换开关元件， 以改变第一输入时脉S1的相位。换言之，调变后的第一输入时脉与晶体振荡 器70所提供的原始第一输入时脉S1之间的相位变化是由图2B中縮放后的调 变信号MS"所决定。举例而言，于初始时所有的开关元件皆会被导通，并且第一、第二输入
时脉Sl与S2是相同相位。 一旦一个或多个开关元件被截止，由于被充电的 电容器的数目减少，第一输入时脉Sl的相位会会突然地超前第二输入时脉 S2，故输出时脉SOUT的频率会因而增加。再者，若累积的相位差(即第一输 入时脉Sl超前第二输入时脉S2的相位差)已经超过第二输入时脉S2的半个 周期，它将当作第二输入时脉S2已经超前第一输入时脉Sl ，故输出时脉SOUT 的频率会因而下降。
举例而言，本实施例中的延迟线路20中的开关元件是根据缩放后的调变 信号MS"分段地被截止直到所有的开关元件皆被截止或所累积的延迟时间已 达到一预设时间。因此，输出时脉SOUT的频率会随着愈多开关元件被截止 而增加，直到所累积的相位差于时间tl时已经超过第二输入时脉S2的半个周 期，于时间tl后输出时脉SOUT的频率开始减少直到时间t2时所有的开关元 件皆会被截止。同样地，于时间t2时输出时脉SOUT的频率又会开始增加， 然后于时间t3时开始降低直到时间t4，依此类推。
由于硬件元件的限制，在实务上不可能使用一个具有无限长度的延迟线 路。因此，本实施例中当延迟线路20无法再延迟第一输入时脉Sl时，是通 过除频器60跳过输出时脉SOUT的几个周期并重置延迟线路20。于此实施例 中，除频器60具有第一操作模式，用以通过数值为30的除频因数对第二输 入时脉S2进行除频，以及第二操作模式，用以通过数值为29的除频因数对 第二输入时脉S2进行除频，并且操作模式是通过调变信号MS来切换。
举例而言，当调变信号MS已经到达(超过)临界值TH时，量化器38会 输出为1的数值SQ到縮放单元36以及除频器60，使得縮放单元36输出放 大后的数值，并通过减法器33重置调变信号MS，同时除频器60会被使能以 由第一操作模式进入第二操作模式。因此，来自锁相回路10的输出时脉SOUT 于时间t2时会被数值为29的除频因数所除频，且输出时脉SOUT的一个周期 会被跳过(skip)。假设延迟线路20的预设延迟周期为输出时脉SOUT的一个周期(1T)时， 输出时脉SOUT被跳过一个周期会使得第一、第二输入时脉Sl与S2的时序 达到匹配。要注意的是，被跳过的周期的数目是与除频因数有关。举例而言， 当延迟线路20的预设延迟周期为输出时脉SOUT的二个周期(2T)时，输出时 脉SOUT将由数值为30的除频因数变成数值为28的除频因数进行除频，以 便跳过输出时脉SOUT的两个周期(2T)，依此类推。
校正单元50调整縮放单元40的縮放比例，以使延迟线路20的真实延迟 周期与被跳过的周期能匹配。举例而言，若真实的延迟周期比预设的延迟周 期短时，校正单元50会提高縮放单元40的縮放比例。相反地，若真实的延 迟周期比预设的延迟周期长时，校正单元50会降低縮放单元40的縮^(比例。 换言之，校正单元50会调整縮放单元40的縮放比例，使得延迟线路20的真 实的延迟周期与预设的延迟周期匹配于被跳过的周期。
图3A是为展频时脉产生器的另一实施例的示意图。图3B是为图3A所 示的展频时脉产生器的波形示意图。如图3A所示，展频时脉产生器300是与 图2A中所示的展频时脉产生器200相似，其差异在于延迟线路20是耦接于 锁相回路10与除频器60之间用以调变第二输入时脉S2，以及反相器IN1耦 接于延迟线路20与调变单元30之间，且反相器IN2耦接于除频器60与调变 单元30之间。实施例中相同的结构与动作于此不再累述。要注意的是，展频 时脉产生器300中锁相回路10的输出时脉SOUT是如图3B中所示，并且会 与展频时脉产生器200中锁相回路10的输出时脉SOUT相位相反。
图4是为展频时脉信号的产生方法的流程图。步骤S410，提供第一、第 二输入时脉至锁相回路。举例而言，如图2A与图3A中所示，第一输入时脉 Sl是由晶体振荡器70所提供以及第二输入时脉S2是由除频器60所提供。于 图2A所示实施例中，除频器60是具有第一模式用以通过数值为30的除频因 数对第二输入时脉S2进行除频，以及第二模式用以通过数值为29的除频因 数对第二输入时脉S2进行除频。步骤S420，于输入时脉与锁相回路之间设置延迟线路。举例而言，如图 2A中所示，延迟线路20是耦接锁相回路10以调变来自晶体振荡器70的第 一输入时脉S1，或者如图3A中所示，延迟线路20是用以调变除频器60所 提供的第二输入时脉S2。举例而言，如图2C中所示，延迟线路20是可包括 一二进位-温度码转换器、多个串联连接的反相器、多个耦接至反相器的开关 元件以及多个电容器，每一电容器是耦接于一对应开关元件与接地端之间。
步骤S430，产生一调变信号并供应至延迟线路。举例而言，调变信号 MS是可由调变单元30所产生，并且供应至延迟线路20。于调变单元30中， 三角波产生器32是用以产生三角波信号ST并供应至积分器34，积分后的三 角波信号是作为调变信号MS。调变信号MS是被供应至縮放单元40，并且缩 放后的调变信号MS"是被供应至延迟线路20。于某些实施例中，调变信号 MS是可直接供应至延迟线路20而不需经过縮放单元40的縮放。
再者，调变信号MS亦会被供应至量化器38，量化器38根据所接收到的 调变信号MS输出一数值SQ至縮放单元36以及除频器60。举例而言，当调 变信号MS到达一临界值TH时，量化器38所产生的数值SQ为1，接着为1 的数值SQ会被縮放单元36所縮放并输出至减法器33。因此，减法器33会 由积分器34所输出的调变信号MS中减去縮放后的数值，使得调变信号MS 被重置，并因而变为O。如图2B中所示，是于时间t2、 t4、 t6、 t8(依此类推) 时，调变信号MS皆会被縮放后的数值所重置。
再者，当调变信号MS被重置(变为O)并且低于临界值TH时，量化器38 会产生为0的数值SQ直到调变信号再度到达临界值TH。因此，如图2B中 所示，来自三角波产生器32的三角波信号ST会再三地由0被积分至临界值 TH，用以作为调变信号MS。换言之，减法器33、积分器34、縮放单元36 与量化器38是连接成一回授路径，使得三角波信号ST被积分成图2B中所示 的调变信号MS。
步骤S440,通过延迟线路来根据调变信号调变第一输入时脉的相位，使得锁相回路产生的输出时脉的频率周期性地变化。延迟线路20是根据来自縮
放单元40的縮放后的调变信号MS"调变第一输入时脉Sl的相位，但不限定 于此。于某些实施例中，延迟线路20亦可以根据来自积分器34但未经縮放 单元40进行縮放的调变信号MS，对第一输入时脉S1的相位进行调变。
举例而言，图2C中的二进位-温度码转换器是可将縮放后的调变信号MS" 转换成一控制(温度)码THC，用以切换开关元件，以改变第一输入时脉S1的 相位。于初始时，所有的开关元件皆会被导通，并且第一、第二输入时脉具 有相同的相位。当开关元件的一者或多者被截止时，由于被充电的电容变少， 故第一输入时脉Sl会突然地超前第二输入时脉S2。因此，输出时脉SOUT 的频率会因而增加。再者，当所累积的相位差(即第一输入时脉Sl超前于第二 输入时脉S2的相位差)超过第二输入时脉S2的半个周期时，它将当作第二输 入时脉S2已经超前第一输入时脉Sl，故输出时脉SOUT的频率会因而下降。
于此实施例中，延迟线路20中的开关元件是根据縮放后的调变信号MS" 分段地被截止直到所有的开关元件皆被截止。因此，输出时脉SOUT的频率 会随着愈多的开关元件被截止而增加，直到所累积的相位差于时间tl时已经 超过第二输入时脉S2的半个周期，接着于时间tl之后输出时脉SOUT的频 率开始减少直到时间t2时所有的开关元件皆截止。换言之，锁相回路10的输 出时脉SOUT的频率会如同图2B与图3B中所示的三角波，在频率fl与f2 之间变化。
步骤S450，改变除频因数以对锁相回路的输出时脉进行除频。由于硬件 元件的限制，在实务上不可能使用一个具有无限长度的延迟线路。因此，在 本实施例中，当延迟线路20无法再延迟第一输入时脉Sl时，是通过除频器 60跳过输出时脉SOUT的几个周期并重置延迟线路20来实现。
举例而言，当调变信号MS已经到达(超过)临界值TH时，量化器38会 输出为1的数值SQ到縮放单元36以及除频器60。因此，縮放单元36输出 的縮放后的数值会通过减法器33重置调变信号MS，同时除频器60会被使能以由第一操作模式进入第二操作模式。因此，于时间t2时来自锁相回路10的
输出时脉SOUT会被数值为29的除频因数所除频，并且输出时脉SOUT的一 个周期会被跳过。
假设延迟线路20的预设延迟周期为输出时脉SOUT的一个周期(1T)时， 输出时脉SOUT被跳过一个周期会使得第一、第二输入时脉Sl与S2的时序 达到匹配。
步骤S460，若延迟线路的真实延迟周期与预定延迟周期不匹配时，调整 縮放单元的縮放比例。举例而言，若真实的延迟周期比预设的延迟周期短时， 校正单元50会提高縮放单元40的縮放比例。相反地，若真实的延迟周期比 预设的延迟周期长时，校正单元50会降低縮放单元40的縮放比例。
要注意的是，被跳过的周期的数目是与除频因数有关。举例而言，当延 迟线路20的预设延迟周期为输出时脉SOUT的二个周期(2T)时，输出时脉 SOUT将由数值为30的除频因数变成数值为28的除频因数进行除频，以便跳 过输出时脉SOUT的两个周期(2T)，依此类推。于此实施例中，校正单元50 是用以调整縮放单元40的縮放比例，使得延迟线路20的真实延迟周期为2T。
于本发明中，第一输入时脉S1的相位是根据调变信号MS进行调变，使 得如图2B与图3B中所示的输出时脉SOUT的频率可以(于频率f2与fl之间) 周期性地变化。换言之，展频时脉产生器200与300可以通过调变锁相回路 10的相位产生展频时脉信号。再者，当延迟线路无法再延迟输入时脉时，本 发明会跳过几个输入时脉的周期，所以只需要具有一个既定延迟周期的延迟 线路，因此不需要一个具有无限长度的延迟线路。
如图2B中所示，时间t0至tl期间，随着三角波信号ST的振幅增加，输 出时脉SOUT的频率会由频率fl增加至频率f2。而时间tl至t2期间，随着 三角波信号ST的振幅减少，输出时脉SOUT的频率会由频率f2降低至频率 fl。在时间t2至t3期间，随着三角波信号ST的振幅增加，输出时脉SOUT 的频率会由频率fl增加至频率f2。接着，时间t3至t4期间，随着三角波信号ST的振幅减少，输出时脉SOUT的频率会由频率f2降低至频率fl，依此类推。
如图3B中所示，时间tO至tl期间，随着三角波信号ST的振幅增加，输 出时脉SOUT的频率会由频率fl减少至频率f2。接着，在时间tl至t2期间， 随着三角波信号ST的振幅减少，输出时脉SOUT的频率会由频率f2增加至 频率fl。在时间t2至t3期间，随着三角波信号ST的振幅增加，输出时脉SOUT 的频率会由频率fl减少至频率f2。接着，在时间t3至t4期间，随着三角波 信号ST的振幅减少，输出时脉SOUT的频率会由频率f2增加至频率fl，依 此类推。
由此可知，输出时脉SOUT的频率与三角波信号ST的振幅之间的关系可 以表示成々"^"xGi^0，其中fout表示输出时脉SOUT的频率，而Ad表 示三角波信号ST的振幅。换言之，锁相回路10所产生的输出时脉SOUT的 频率会随着三角波产生器32所提供的三角波信号ST的振幅变化而变化。因 此，当三角波信号ST的振幅维持在零时，输出时脉SOUT的频率将可以被维 持在频率fl。根据此概念，图2A与图3A中的展频率时脉产生器亦可以被修 改成一般的时脉产生器，提供锁在一频率的时脉信号，而其详细描述是说明 如下。
图5是显示本发明中一时脉产生器的一实施例。如图所示，时脉产生器 400包括一锁相回路10"、 一延迟线路20"、一调变单元30'，以及一除频器60"。 锁相回路10"是根据可来自一晶体振荡器的一第一输入时脉S1以及来自延迟 线路20"的一第二输入时脉S2，产生一输出时脉SOUT。锁相回路10"是与图 2A中所示的锁相回路10相似，并且锁相回路10"的结构皆为本领域的人所知， 其详细内容于此就不再累述。延迟线路20"是耦接于锁相回路IO"的一输入端 与除频器60"之间。延迟线路20"根据调变信号MS，调变来自除频器60"的已 除频输出时脉的相位，并将调变后的时脉输出至锁相回路10"。举例而言，延 迟线路20"可为一数字延迟线路或一模拟延迟锁定回路(DLL， delay lockedloop),但不限定于此。
调变单元30"亦可与图2A和图3A中所示的调变单元30相似，其差异在 于省略三角波产生器32，并且调变单元30"并非根据图2B和图3B中三角波 信号ST产生调变信号MS，而是根据图6中所示的一具有固定准位的输入信 号SC,产生调变信号MS。输入信号SC亦可被视为一个没有振幅的信号，但 不限定于此。调变单元30"包括减法器33、积分器34、縮放单元36与量化器 38。输入信号SC是通过减法器33被输出至积分器34，积分器34接着对输 入信号SC进行积分，量化器38根据调变信号MS(即己积分的输入信号)，产 生为0或1的数值SQ。举例而言，当调变信号MS到达临界值TH时，量化 器38产生为1的数值SQ，而于调变信号MS未到达临界值TH时，量化器 38产生为0的数值SQ。
缩放单元36縮放量化器38所产生的数值SQ，并输出至减法器33。举例 而言，当量化器38因为调变信号MS到达临界值TH产生为1的数值SQ时， 縮放单元36对数值SQ进行縮放，并输出至减法器33。因此，减法器33从 积分器34的积分信号(即调变信号MS)中减去己縮放的数值，使得调变信号 MS被重置，且因而变为0。如图6中所示，调变信号MS是于时间tl、 t2、 t3、 t4(依此类推)时被来自缩放单元36的縮放后的数值所重置。再者，当调变 信号MS被重置(变为O)时，量化器38会产生为0的数值SQ直到调变信号 MS再度达到临界值TH。因此，如图6所示，输入信号SC会重复地由0被 积分到临界值TH，用以作为调变信号MS。换言之，减法器33、积分器34、 量化器38与縮放单元36是连接成一回授路径，使得具有一固定准位的输入 信号SC被积分成图6中所示的调变信号MS。
除频器60"基于根据调变信号MS所产生的数值SQ，选择性地通过除法 因数N或N-l对锁相回路IO"的输出时脉SOUT进行除频。举例而言，当调 变信号MS尚未到达临界值TH时，量化器38会输出为0的数值SQ至縮放 单元36与除频器60"，故縮放单元36并不会(通过减法器33)将调变信号MS重置。在此同时，除频器60"则会被使能用以通过除法因数N-l会输出时脉 SOUT进行除频。相反地，当调变信号MS到达临界值TH时，量化器38会 输出为1的数值SQ至縮放单元36与除频器60"，縮放单元36则会(通过减法 器33)输出一縮放后数值将调变信号MS重置。在此同时，除频器60"则会被 使能用以通过除法因数N会输出时脉SOUT进行除频。
于此实施例中，除频器60"是根据数值SQ对输出时脉SOUT进行除频， 而延迟线路20"则根据调变信号MS调变来自除频器60"的已除频输出时脉的 相位，使得锁相回路10"产生的输出时脉SOUT可锁在一期望频率。换言之， 时脉产生器400是用以产生一固定频率的时脉，而非展频时脉。要注意的是， 根据调变信号MS和来自量化器38的数值SQ，可控制除频器60"与延迟线路 20"，以通过一个含有整数部分与小数部分的除法因数对输出时脉SOUT进行 除频，其中除法因数的整数部分是由除法器60"所决定，而除法因数的小数部 分是由延迟线路20"所决定。以下将说明几个除频器60"与延迟线路20"通过 10与11间的一除法因数对输出时脉SOUT进行除频的范例。
除法因数为10.5:
假设输出时脉SOUT的频率为lOOMHz(即输出时脉SOUT的周期为 10ns)，则除频器60"根据数值SQ选择性地通过10或11对输出时脉SOUT进 行除频。因此，当输出时脉SOUT被除以IO时，来自除频器60"的己除频输 出时脉的周期为100ns，并且当输出时脉SOUT被除以11时，来自除频器60" 的已除频输出时脉的周期为110ns。
于第一时间间隔中，除频器60"是将输出时脉SOUT除以10，并且延迟 线路20"是将来自除频器60"的已除频输出时脉延迟5ns。举例而言，当己经 数了 10个10ns的周期，除频器60"会于时间100ns时产生一第一上升缘，而 延迟线路20"是将第一上升缘延迟5ns，使得第一上升缘于时间105ns时出现 在锁相回路IO"的输入端上。
于一第二时间间隔中，除频器60"将输出时脉SOUT除以11，而延迟线路20"则不延迟来自除频器60"的已除频输出时脉。举例而言，当除频器60" 在时间100ns之后己经数了 11个10ns的周期时，则会在时间210ns时产生一 第二上升缘。由于延迟线路20"并不延迟第二上升缘，所以第二上升缘会在时 间210ns时出现在锁相回路IO"的输入端上。
于第三时间间隔中，除频器60"再次将输出时脉SOUT除以10，并且延 迟线路20"再次将来自除频器60"的已除频输出时脉延迟5ns。举例而言，当 除频器60'，于时间210ns之后已经数了 10个10ns的周期时，则会于时间310ns 时产生一第三上升缘，而延迟线路20"是将第三上升缘延迟5ns,使得第三上 升缘于时间315ns时才出现在锁相回路IO"的输入端上。
于一第四时间间隔中，除频器60"将输出时脉SOUT除以11，而延迟线 路20"则不延迟来自除频器60"的已除频输出时脉。举例而言，当除频器60" 在时间310ns之后已经数了 11个10ns的周期时，则会在时间420ns时产生一 第四上升缘。由于延迟线路20"并不延迟第四上升缘，所以第四上升缘会在时 间420ns时出现在锁相回路IO"的输入端上。其他时间间隔的动作可由前述时 间间隔模拟推知，于此不再累述。于此实施例中，上升缘是于时间105ns、210ns、 315ns、 420ns、…(依此类推)时出现于锁相回路IO"的输出端上，所以输入时
脉S2的周期为105ns，并且输入时脉S2的频率为9.5238MHz。由于1。.5等 于9.5238MHz，故延迟线路20"与除频器60"所实现出的除法因数可视为10.5。 除法因数为10.1:
于第一时间间隔中，除频器60"将输出时脉SOUT除以10,并且延迟线 路20"将来自除频器60"的已除频输出时脉延迟lns。举例而言，当除频器60" 数了 10个10ns的周期之后，会于时间100ns时产生一第一上升缘，而延迟线 路20"将第一上升缘延迟lns，使得第一上升缘于时间101ns时才出现在锁相 回路10"的输入端上。于第二时间间隔中，除频器60"将输出时脉SOUT除以 10，并且延迟线路20"将来自除频器60"的已除频输出时脉延迟2ns。举例而言，当除频器60，，于时间100ns之后已经数了 10个10ns的周期时，则会于时 间200ns时产生一第二上升缘，而延迟线路20"将第二上升缘延迟2ns,使得 第二上升缘于时间202ns时才出现在锁相回路IO"的输入端上。于第三时间间 隔中，除频器60"将输出时脉SOUT除以10，并且延迟线路20"将来自除频器 60，，的已除频输出时脉延迟3ns。举例而言，当除频器60"于时间200ns之后已 经数了 10个10ns的周期时，则会于时间300ns时产生一第三上升缘，而延迟 线路20"将第三上升缘延迟3ns，使得第三上升缘于时间303ns时才出现在锁 相回路10"的输入端上。
于第四时间间隔中，除频器60"将输出时脉SOUT除以10，并且延迟线 路20，，将来自除频器60"的已除频输出时脉延迟4ns。举例而言，当除频器60" 于时间300ns之后已经数了 10个10ns的周期时，则会于时间400ns时产生一 第四上升缘，而延迟线路20"将第四上升缘延迟4ns，使得第四上升缘于时间 404ns时才出现在锁相回路IO"的输入端上。于第五时间间隔中，除频器60" 将输出时脉SOUT除以10，并且延迟线路20"将来自除频器60"的已除频输出 时脉延迟5ns。举例而言，当除频器60"于时间400ns之后己经数了 10个10ns 的周期时，则会于时间500ns时产生一第五上升缘，而延迟线路20"将第五上 升缘延迟5ns，使得第五上升缘于时间505ns时才出现在锁相回路IO"的输入 端上。于第六时间间隔中，除频器60"将输出时脉SOUT除以10，并且延迟 线路20"将来自除频器60"的已除频输出时脉延迟6ns。举例而言，当除频器 60"于时间500ns之后已经数了 10个10ns的周期时，则会于时间600ns时产 生一第六上升缘，而延迟线路20"将第六上升缘延迟6ns，使得第六上升缘于 时间606ns时才出现在锁相回路IO"的输入端上。
于第七时间间隔中，除频器60"将输出时脉SOUT除以10,并且延迟线 路20"将来自除频器60"的已除频输出时脉延迟7ns。举例而言，当除频器60" 于时间600ns之后已经数了 10个10ns的周期时，则会于时间700ns时产生一 第七上升缘，而延迟线路20"将第七上升缘延迟7ns,使得第七上升缘于时间707ns时才出现在锁相回路IO"的输入端上。于第八时间间隔中，除频器60"
将输出时脉SOUT除以10，并且延迟线路20"将来自除频器60"的已除频输出
时脉延迟8ns。举例而言，当除频器60"于时间700ns之后已经数了 10个10ns
的周期时，则会于时间800ns时产生一第八上升缘，而延迟线路20"将第八上
升缘延迟8ns，使得第八上升缘于时间808ns时才出现在锁相回路IO"的输入
端上。于第九时间间隔中，除频器60"将输出时脉SOUT除以10，并且延迟
线路20"将来自除频器60"的已除频输出时脉延迟9ns。举例而言，当除频器
60"于时间800ns之后已经数了 10个10ns的周期时，则会于时间900ns时产
生一第九上升缘，而延迟线路20，，将第九上升缘延迟9ns，使得第九上升缘于
时间909ns时才出现在锁相回路IO"的输入端上。
于一第十时间间隔中，除频器60"将输出时脉SOUT除以11,而延迟线
路20"则不延迟将来自除频器60"的已除频输出时脉。举例而言，当除频器60"
在时间900ns之后已经数了 11个10ns的周期时，则会在时间1010ns时产生
一第十上升缘。由于延迟线路20"并不延迟第十上升缘，所以第十上升缘会在
时间1010ns时出现在锁相回路IO"的输入端上。后续时间间隔的动作可由前
述时间间隔而推知，于此不再累述。于此实施例中，上升缘是于时间101ns、
202ns、 303ns、 404ns、 505ns、 606ns、 707ns、 808ns、 909ns、 1010ns、…(依
此类推)时出现于锁相回路IO"的输出端上，所以输入时脉S2的周期为101ns,
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并且输入时脉S2的频率为9.9MHz。由于等于9.9MHz，故延迟线路 20"与除频器60"所实现出的除法因数可视为10.1。
于某些范例中，根据调变信号MS与数值SQ，延迟线路20"与除频器60" 所实现的除法因数亦可为10.2、 10.3、 10.4、 10.6、 10.7、 10.8或10.9。若N 为12，根据调变信号MS与数值SQ，延迟线路20"与除频器60"所实现的除 法因数亦可为ll.l、 11.2、 11,3、 11.4、…、11.8或11.9。若N为13,根据调 变信号MS与数值SQ，延迟线路20"与除频器60"所实现的除法因数亦可为
2212.1、 12.2、 12.3、 12,4、…、12.8或12.9，依此类推。
图7是为本发明中时脉产生器的另一实施例。如图所示，时脉产生器500 与图5中的时脉产生器400的差异是在于延迟线路20"并非耦接于除频器60" 与锁相回路IO"的输入端之间，而是耦接于输入时脉Sl与锁相回路IO"的输 入端之间。实施例中类似的结构与动作于此不再累述。
由于延迟线路20"与除频器60"可根据调变信号MS与数值SQ实现出任 何除法因数，因此图5与图7中所示的时脉产生器的输出时脉SOUT的频率 可锁定在任何一个期望频率。
图8是为本发明中一时脉产生方法的流程图。于步骤S810中，提供第一、 第二输入时脉至一锁相回路，使得锁相回路产生一输出时脉。举例而言，如 图5中所示，第一输入时脉Sl与第二输入时脉S2是被提供至锁相回路10"， 使得锁相回路IO"产生一输出时脉SOUT。
于步骤S820,根据一具有固定准位的输入信号SC，产生一调变信号。举 例而言，调变单元30，，产生调变信号MS，并将调变信号MS供应至延迟单元 20"。于调变单元30"中，如图6中所示的具有固定准位的输入信号SC是被供 应至积分器34"，积分后的信号则作为调变信号MS。调变信号MS被供应至 延迟单元20"与量化器38"。量化单元38"根据调变信号MS，输出数值SQ至 缩放单元36与除频器60"。举例而言，当调变信号MS到达一临界值TH时， 量化器38"会产生一个为1的数值SQ，而数值SQ则会被縮放单元36縮放并 输出至减法器33。因此，减法器33会由积分器34的调变信号MS中减去縮 放后的数值，使得调变信号MS被重置，并因而变为0。如图6中所示，调变 信号MS是于时间tl、 t2、 t3、 t4(依此类推)时被縮放单元36输出的缩放后的 数值所重置。再者，当调变信号MS被重置(变为O)并低于临界值TH时，量 化器38会产生为0的数值SQ直到调变信号MS再度达到临界值TH。因此， 具有固定准位的的输入信号SC会重复地由0被积分到临界值TH，如图6所 示，用以作为调变信号MS。于步骤S830中，根据调变信号，对锁相回路的输出时脉进行除频，并且 将已除频输出时脉输出至锁相回路。举例而言，除频器60"基于根据调变信号 MS所产生的数值SQ，选择性地通过除法因数N或N-l对锁相回路IO"的输 出时脉SOUT进行除频。当调变信号MS尚未到达临界值TH时，除频器60" 则会根据为0的数值SQ，而通过除法因数N-l对输出时脉SOUT进行除频。 相反地，当调变信号MS到达临界值TH时，除频器60"则会根据为1的数值 SQ，而通过除法因数N对输出时脉SOUT进行除频。
于步骤S840中，根据调变信号，调变锁相回路的一第一输入时脉的相位 或调变已除频输出时脉的相位。举例而言，如图5中所示，延迟线路20"根据 调变信号MS，调变来自除频器60"的已除频输出信号的相位。如图7中所示， 延迟线路20"根据调变信号MS，延迟第一输入时脉S1的相位。要注意的是， 根据调变信号MS，延迟线路20"与除频器60"受控制而通过一分数除法因数 对输出时脉SOUT进行除频，同时使得输出时脉SOUT的频率锁定在一期望 频率。
以下将说明除频器60"与延迟线路20"通过10与11间的一除法因数对输 出时脉SOUT进行除频的几个范例。 除法因数为10.5:
假设输出时脉SOUT的频率为lOOMHz(即输出时脉SOUT的周期为 10ns)，接着除频器60"根据数值SQ选择性地通过10或11对输出时脉SOUT 进行除频。因此，当输出时脉SOUT被除以IO时，来自除频器60"的已除频 输出时脉的周期为100ns，并且当输出时脉SOUT被除以11时，来自除频器 60"的已除频输出时脉的周期为110ns。
于第一时间间隔中，除频器60"将输出时脉SOUT除以10，并且延迟线 路20"将来自除频器60"的已除频输出时脉延迟5ns。举例而言，当除频器60" 数了 10个10ns的周期之后，会于时间100ns时产生一第一上升缘，而延迟线 路20"将第一上升缘延迟5ns，使得第一上升缘于时间105ns时才出现在锁相回路10"的输入端上。于一第二时间间隔中，除频器60"将输出时脉SOUT除
以ll,而延迟线路20"则不延迟将来自除频器60"的已除频输出时脉。举例而
言，当除频器60"在时间100ns之后已经数了 11个10ns的周期时，则会在时
间210ns时产生一第二上升缘。由于延迟线路20"并不延迟第二上升缘，所以
第二上升缘会在时间210ns时出现在锁相回路IO"的输入端上。
于第三时间间隔中，除频器60"再次将输出时脉SOUT除以10，并且延
迟线路20"再次将来自除频器60"的已除频输出时脉延迟5ns。举例而言，当
除频器60"于时间210ns之后已经数了 IO个10ns的周期时，则会于时间310ns
时产生一第三上升缘，而延迟线路20"将第三上升缘延迟5ns，使得第三上升
缘于时间315ns时才出现在锁相回路10"的输入端上。于第四时间间隔中，除
频器60"将输出时脉SOUT除以11，而延迟线路20"则不延迟将来自除频器
60"的已除频输出时脉。举例而言，当除频器60"在时间310ns之后已经数了
11个10ns的周期时，则会在时间420ns时产生一第四上升缘。由于延迟线路
20"并不延迟第四上升缘，所以第四上升缘会在时间420ns时出现在锁相回路
IO"的输入端上。后续时间间隔的动作可由前述时间间隔而推知，于此不再累
述。于此实施例中，上升缘是于时间105ns、 210ns、 315ns、 420ns、…(依此
类推)时出现于锁相回路IO"的输出端上，所以输入时脉S2的周期为105ns，
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并且输入时脉S2的频率为9.5238MHz。由于10.5等于9.5238MHz，故延 迟线路20"与除频器60"所实现出的除法因数可视为10.5。
于某些范例中，根据调变信号MS与数值SQ，延迟线路20"与除频器60" 所实现的除法因数亦可为10.1、 10.2、 10.3、 10.4、 10.6、 10.7、 10.8或10.9。 若N为12，根据调变信号MS与数值SQ，延迟线路20"与除频器60"所实现 的除法因数亦可为11.1、 11.2、 11.3、 11.4、…、11.8或11.9。若N为13,根 据调变信号MS与数值SQ，延迟线路20"与除频器60'，所实现的除法因数亦可 为12.1、 12,2、 12.3、 12.4、…、12.8或12.9，依此类推。要知道的是，分数除法因数的整数部分是由N-l所决定，而分数除法因数的小数部分是由已除
频输出时脉被调变的相位所决定。由于延迟线路20"与除频器60"可根据调变 信号MS与数值SQ实现出任何除法因数，因此图5与图7中所示的时脉产生 器的输出时脉SOUT的频率可锁定在任何期望频率。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 熟知本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许更动 与润饰，因此本发明的保护范围当视所附的权利要求范围所界定为准。
权利要求
1. 一种时脉产生器，其特征在于，所述的时脉产生器包括一锁相回路，产生一输出时脉；一延迟线路，耦接于所述锁相回路的一输入端；以及一调变单元，对具有一固定准位的一输入信号进行积分，以产生一调变信号控制所述延迟线路，藉以调变所述锁相回路的一第一输入时脉的一相位，使得所述输出时脉的频率锁定在一期望频率。
2. 如权利要求1所述的时脉产生器，其特征在于，更包括一除频器，根据 来自所述锁相回路的所述输出时脉，产生所述第一输入时脉。
3. 如权利要求2所述的时脉产生器，其特征在于，所述除频器根据所述调 变信号，通过除法因数N-1或N对所述输出时脉进行除频，其中N为一整数。
4. 如权利要求3所述的时脉产生器，其特征在于，所述调变单元包括一量 化器，当所述调变信号超过一临界值时，致使所述除频器通过所述除法因数N， 对来自所述锁相回路的所述输出时脉进行除频。
5. 如权利要求1所述的时脉产生器，其特征在于，更包括一除频器，根据 所述输出时脉产生所述锁相回路的一第二输入时脉，使得所述锁相回路根据 所述第二输入时脉以及调变后的所述第一输入时脉产生所述输出时脉。
6. 如权利要求5所述的时脉产生器，其特征在于，所述除频器是根据所述 调变信号，通过除法因数N-1或N对所述输出时脉进行除频，以产生所述第 二输入时脉，其中N为一整数。
7. 如权利要求6所述的时脉产生器，其特征在于，所述调变单元更包括一 量化器，当所述调变信号超过一临界值时，致使所述除频器通过所述除法因 数N对所述输出时脉进行除频。
8. —种时脉产生器，其特征在于，所述的时脉产生器包括-一锁相回路，用以根据一第一输入时脉以及一第二输入时脉，产生一输出时脉；一除频器，用以根据一第一控制信号，对所述输出时脉进行除频，以产生一已除频输出时脉；以及一延迟线路，根据一第二控制信号，调变所述第一输入时脉与所述第二 输入时脉中的一者的一相位，其中根据所述第一控制信号与所述第二控制信 号，所述延迟线路与所述除频器受控制，以通过一分数除法因数对所述输出 时脉进行除频。
9. 如权利要求8所述的时脉产生器，其特征在于，所述第一控制信号是在 所述第二控制信号超过一临界值时产生。
10. 如权利要求8所述的时脉产生器，其特征在于，更包含一调变单元，积分具有一固定准位的一输入信号，以产生所述第一控制信号与所述第二控 制信号。
11. 如权利要求8所述的时脉产生器，其特征在于，所述除频器根据所述 第一控制信号，通过除法因数N-1或N对所述输出时脉进行除频。
12. 如权利要求11所述的时脉产生器，其特征在于，所述延迟线路调变来 自所述除频器的所述已除频输出时脉的一相位，以产生所述第二输入时脉。
13. 如权利要求11所述的时脉产生器，其特征在于，所述分数除法因数的 一整数部分是由N-l所决定，而所述分数除法因数的一小数部分是由来自所 述除频器的所述已除频输出时脉被调变的相位所决定。
14. 如权利要求11所述的时脉产生器，其特征在于，所述已除频输出时脉 是用以作为所述第二输入时脉，而所述延迟线路是用以调变所述第一输入时 脉的一相位。
15. —种时脉产生器，其特征在于，所述的时脉产生器包括 一调变单元，积分具有一固定准位的一输入信号，以产生一第一控制信号以及一第二控制信号；一锁相回路，根据一第一输入时脉以及一第二输入时脉，产生一输出时脉；一除频器，根据所述第一控制信号，对所述输出时脉进行除频，以产生一己除频输出时脉；以及一延迟线路，根据所述第二控制信号，调变所述己除频输出时脉的一相 位，以输出所述已调变且已除频输出时脉做为所述第二输入时脉，使得所述 输出时脉的频率锁定在一期望频率，并且根据所述第一控制信号与所述第二 控制信号，所述延迟线路与所述除频器受控制以通过一分数除法因数对所述 输出时脉进行一除频。
16. —种时脉产生器，其特征在于，所述的时脉产生器包括一调变单元，积分具有一固定准位的一输入信号，以产生一第一控制信号以及一第二控制信号；一锁相回路，产生一输出时脉；一延迟线路，根据所述第二控制信号调变所述锁相回路的一第一输入时脉的一相位，以输出一己调变的时脉；以及一除频器，根据所述第一控制信号，对所述输出时脉进行除频，以产生 所述锁相回路的一第二输入时脉，使得根据所述已调变的时脉与所述第二输 入时脉，所述锁相回路产生所述输出时脉，并且所述输出时脉的频率锁定在 一期望频率，其中根据所述第一控制信号与所述第二控制信号，所述延迟线路与所述 除频器受控制以通过一分数除法因数对所述输出时脉进行一除频。
17. —种时脉产生方法，其特征在于，所述方法包括 提供一调变信号；根据所述调变信号，对一锁相回路的一输出时脉进行除频；以及 根据所述调变信号，调变所述锁相回路的一第一输入时脉的一相位或调 变所述已除频输出时脉的一相位，使得所述输出时脉是被一分数除法因数所 除频，其中当所述第一输入时脉的相位被调变时，所述已除频输出时脉作为所述锁相回路的一第二输入时脉，而当所述已除频输出时脉的相位被调变时，
18. 如权利要求17所述的时脉产生方法，其特征在于，更包括积分具有一 固定准位的一输入信号，以产生所述调变信号。
19. 如权利要求17所述的时脉产生方法，其特征在于，当所述调变信号未 达到一临界值时，所述输出时脉是被N-l所除频，而当所述调变信号达到所 述临界值时，所述输出时脉是被N所除频。
20. 如权利要求19所述的时脉产生方法，其特征在于，所述分数除法因数 的一整数部分是由N-l所决定，而所述分数除法因数的一小数部分是由所述 已除频输出时脉被调变的相位所决定。
21. —种时脉产生方法，其特征在于，所述方法包括 积分具有一固定准位的一输入信号，以产生一调变信号； 根据所述调变信号，对一锁相回路的一输出时脉进行除频；以及 根据所述调变信号，调变所述锁相回路的一第一输入时脉的一相位或己除频输出时脉的一相位，使得所述输出时脉的频率锁定在一期望频率。
全文摘要
本发明提供一种时脉产生器以及相关的时脉产生方法，其中，该时脉产生器包括一锁相回路产生一输出时脉；一延迟线路，耦接于锁相回路的一输入端；以及一调变单元，对一具有固定准位的输入信号进行积分，以产生一调变信号控制延迟线路，藉以调变锁相回路的一第一输入时脉的相位，使得输出时脉的频率是锁定在一期望频率。
文档编号H03L7/06GK101436857SQ200810176330
公开日2009年5月20日 申请日期2008年11月14日 优先权日2007年11月15日
发明者汪炳颖, 陈尚斌, 陈柏均 申请人:联发科技股份有限公司