专利名称：有源电感并联峰化结构的制作方法
技术领域：
本发明涉及半导体集成电路，具体涉及用于高速模拟电压信号放大电路、
宽带数据通信电路和高速数字电路的有源电感并联峰化(Active Inductor Shunt Peaking)结构。
背景技术：
半导体晶体管的有限的特征频率和电路的-3dB频率0-^ ，是限制集成电
路速度的主要原因。随着半导体工艺的发展，晶体管的特征频率得到了很大 的提高，因而从电路拓扑结构上提高-3dB频率，成为提高集成电路工作速度
的关键。
为对-3dB频率对电路速度的影响进行说明，在图l(a)中，给出了负载阻抗 采用电阻R的共源极放大电路，其中丽0S晶体管M1为放大管，将来自输入端(M1 的栅极)的电压信号P7w转换为漏极电流信号，该电流信号流经负载阻抗，被转 换为输出端的电压信号^^。电容C为输出端的寄生电容，C与R的乘积，被称 为i C时间常数。当Ml的特征频率远大于i c时间常数的倒数(-3dB角频率)时， i C时间常数的大小决定了输出电压r。w的变化速度。由图l(b)的交流小信号 等效电路图可得到电压信号传输函数为
<formula>formula see original document page 3</formula>
其中，^和0-3必分别为直流增益和-3018角频率:
<formula>formula see original document page 3</formula>
其中，g^为放大管Ml的跨导。
由(l)式可以得到，对于阶跃输入信号《)，图l结构的阶跃响应为
(4)
如果将输出信号^ ,从终值的10%变化到90%的时间定义为上升时间^ ，则， (5)
由(5)式，提高-3dB频率6^爐有利于减小输出信号转换时间，提高电路 速度。由(3)式，减小负载电阻R和输出端寄生电容C可以提高^^。但由(2) 式，减小负载电阻R将降低直流增益A，而输出端寄生电容C由输出端负载情 况决定。
为在不降低直流增益A的条件下，提高电路带宽，电感并联峰化 (Inductive Shunt Peaking)技术，在高速电路中得到了广泛的应用。如图2(a) 所示，电感并联峰化技术通过与负载电阻R串联(与输出端寄生电容C并联) 的电感元件L，与输出端寄生电容C产生共振，延缓增益随频率的衰减。由图 2(b)给出的交流小信号等效电路，可得到采用电感并联峰化后的传输函数为 ^^)=辟)= -禪+ ") (6)
对比(1)式与(6)式可知，在采用电感并联峰化后，传输函数中增加了一 个左平面零点-i /i ，该零点能够补偿传输函数中的极点引起的幅度衰减和相 移，使电路的带宽得到改善。图3给出了在不同附U-丄/fc)取值下，图2 电路的幅频曲线《2=0(无电感并联峰化)时，直流增益为l， 0-3必也为1;当 附=0.71时，^_3必=1.85，改善了85%，但幅频曲线中存在过冲；附=0.41时， w_3ds=1.72,改善了72。/q，且无过冲；加=0,32时，w —3必=1.6,改善了60%,且 电路有最优群延迟(Optimum Group Delay)。
图4给出了采用电感并联峰化技术的一个电流模逻辑(Current Mode Logic)锁存器(Latch)的结构。由以上对电感并联峰化技术的介绍可知，图4
中的锁存器的工作频率可高于采用纯阻型负载阻抗的锁存器的工作频率。
图2和图4中的电感元件L，在集成电路中，可釆用螺旋电感(Spiral Inductor)或键合线(Bond Wire)实现。但是，螺旋电感存在着需要占用较大 芯片面积、寄生现象严重和电磁噪声大的缺点，且建模成本高；虽然通过键 合线可得到高品质因素Q的电感元件，但电感元件的电感值有限，且压焊块 (Pad)引入较大的寄生电容，对并联峰化的效果有很大的影响。
此外，在无修正工艺条件下，集成电路中，无源器件(电阻，电容，电感) 的相对精度差于晶体管，当应用于差分结构时，易造成差分电路的共模信号抑制比(Common-Mode Rejection Ration)和电源噪声抑制比(Power Supply Rejection Ration)的恶化。以图4中的电路为例，电阻R1和R2，电感L1和L2 间存在的较大失配，引起电路中对称支路的失配，因而来自电路输入端和电 源或地的高频共模噪声信号，会在电路的输出端产生较大幅值的差模信号， 造成电路的共模信号抑制比和电源噪声抑制比的下降。
为此，现有高速集成电路设计技术采用有源电感并联峰化(Active Inductor Shunt Peaking)结构克服上述采用无源(被动)电感并联峰化结构 的缺点。图5给出了采用有源电感并联峰化结构的共源极放大结构Ml为放大 晶体管，将输入端电压信号Wn转换为其漏极输出电流信号；电阻R与晶体管M2 构成负载阻抗，将放大晶体管Ml的漏极电流转换为输出端电压信号j/ow，由以 下的分析可以看到，在交流小信号条件下，负载阻抗等效于一个电阻与电感 的串联；电容C为输出端寄生电容。图5中放大电路的电压信号传输函数为<formula>formula see original document page 5</formula>
其中，Cp为M2的栅源极电容，且有CV远小于C， <formula>formula see original document page 5</formula>由(6)式与(7)式的相似性，可知图5中的晶体管M2与电阻R构成的负载 阻抗等效于电感^与电阻R^的串联，且图5的电压放大电路具有与图2的电压
放大电路类似的频率响应。
图5中给出的已有技术的有源电感并联峰化结构，克服了无源电感并联峰 化结构需要螺旋电感等无源电感元件造成的高成本、高电磁噪声等缺点，但 仍存在以下不足
1.图5所示的己有有源电感并联峰化结构中，为保证负载晶体管M2的导 通，电路输入端信号和输出端信号的范围受到限制M2串接于电源与输出端 间，为保证其导通，^w应低于电源电压一个阈值电压^，造成W^的范围受 到限制；而为保证放大管M1处于饱和区，,(Ml栅极信号)应不高于输出端 信号化"f (Ml漏极) 一个阚值电压^，因而w"不能高于电源电压。此外，为 减小输出端寄生电容，M2晶体管的源极和体(Bulk)极不短接，造成源极和体极间存在电压差，并因衬偏调制效应(Body Effect),引起M2的阈值电压的升 高
而Kft的升高4每进一步减小与 的动态范围。
2. 因己有技术的有源电感并联峰化结构具有信号动态范围受限制的缺 点，使其不适合于低电源电压下工作，限制了其在低压半导体工艺集成电路 中的应用。此外，许多半导体工艺不提供电阻元件，或具有高方阻(Sheet Resistance)的电阻元件，因而已有有源电感并联峰化结构，与半导体工艺的 兼容性较差，需占用较大的芯片面积，提高了成本。
3. 与无源电感并联峰化结构类似，已有技术的有源电感并联峰化结构， 由于采用了电阻元件，当应用于差分结构时，电阻元件的失配会造成差分电 路CMRR和PSRR的下降
针对现有有源电感并联峰化结构所存在的与半导体工艺兼容性差、成本高 和信号动态范围受限制、电路的频率响应难以精确控制，以及易因无源器件 的失配造成电路性能的下降的缺点，本发明提出了一种新型的有源电感并联 峰化结构。
为达到以上目的，本发明是采取如下技术方案予以实现的 一种有源电感并联峰化结构，其特征在于，包括一个用于把来自跨导电 路的电流转换为电路输出电压的负载阻抗电路、 一个对负载阻抗电路输出端 电压进行时域延迟和频域低通滤波处理，并进行电位平移附加处理的负载阻 抗电流控制电路，所述负载阻抗电路的输出端与负载阻抗电流控制电路的输 入端连接，负载阻抗电流控制电路输出端与负载阻抗电路的输入端连接。
上述方案中，所述负载阻抗电路由单个MOS晶体管构成，其漏极为负载 阻抗电路的输出端，栅极为负载阻抗电路的输入端。所述负载阻抗电路也可 由单个双极晶体管构成，其集电极为负载阻抗电路的输出端，基极为负载阻 抗电路的输入端。所述负载阻抗电路也可由多个晶体管及无源器件组合而成，
发明内容
6组合晶体管的电流输出端为负载阻抗电路的输出端，组合晶体管的控制端为 负载阻抗电路的输入端。
所述负载阻抗电流控制电路包括一个工作于深线性区的PM0S晶体管构成 的RC低通滤波电路，其PMOS晶体管漏极与负载阻抗电路的输出端连接，栅 极接地，源极与负载阻抗电路的输入端连接。所述负载阻抗电流控制电路还 可包括一个电压缓冲电路，该电压缓冲电路的输入端与负载阻抗电路的输出 端连接，该电压缓冲电路的输出端与负载阻抗电路的输入端连接。
本发明通过使负载阻抗的电流变化滞后于电压变化，使负载阻抗呈现电 感性，从而能够与放大电路输出端寄生电容发生并联峰化，提高了电路带宽。
图1为负载阻抗为电阻的共源极电压放大电路。其中图l(a)为原理图；图 l(b)为图l(a)的交流小信号等效电路。
图2采用无源电感并联峰化结构的共源极电压放大电路。其中图2(a)为原 理图；图2(b)为图2(a)的交流小信号等效电路。
图3为m不同取值下图2的共源极电压放大电路的幅频响应。
图4为采用无源电感并联峰化结构的电流模锁存器。
图5为采用有源电感并联峰化结构的共源极放大电路
图6为本发明的有源电感并联峰化结构框图。
图7为图6中负载阻抗电路三个不同的实施例，其中图7(a)为由M0S晶体 管构成的负载阻抗电路；图7 (b)为由双极晶体管构成的负载阻抗电路；图7 (c) 为由复合BiCMOS晶体管构成的负载阻抗电路。
图8为图6的一个具体实施例电路原理图。
图9为图6的另一个具体实施例电路原理图。
具体实施例方式
以下结合附图及具体实施例对本发明作进一步的详细说明。
首先，回顾图l，图2和图5中电路的瞬态响应过程。对发明的设计思路进行说明。
在图l中，当电压放大电路输入端信号r/"发生变化时，放大管M1的交流电 流的一部分来自负载电阻R，另一部分来自输出端寄生电容C，由于电阻的分 流作用，M1的交流电流只有一部分用于寄生电容C的充放电，造成输出端电压
r。w变化缓慢，信号转换时间长。
在图2所示的采用无源电感并联峰化结构的电压放大电路中，由于负载阻
抗中的电感的电流不能突变，当放大管电流发生变化，其交流电流只能由放 大电路输出端寄生电容C提供，也即放大管的交流电流完全用于对放大电路输 出端寄生电容的充放电，提高了输出端信号的转换速度。
在图5所示的采用有源电感并联峰化结构的电压放大电路中，当放大电路 输出端电压发生突变时，由于负载阻抗中晶体管M2的栅源极电容上的电压不 能突变，也即M2的栅源极驱动电压不会突变，从而使M2的电流保持恒定，随 着电源通过大电阻R对M2栅极的充放电，M2的栅源极驱动电压缓慢变化，在此 期间，放大管M1的交流电流大部分用于输出端寄生电容C的充放电。
由以上分析可知，为产生电感并联峰化，负载阻抗应呈现一定的感性，即 负载阻抗的电流变化应滞后于其两端的电压变化。
本发明正是基于上述思路，提出了一种新型有源电感并联峰化结构，如图 6所示，包括了负载阻抗电路10和负载阻抗电流控制电路20，并通过信号线30 与跨导电路60的电流输出端连接。跨导电路60包括共源极电压放大电路、图4
中的电流锁存电路等可将输入电流转换成输出电压的电路。
负载阻抗电路10具有一个电压输出端Vout，和一个输出电流控制端，电路 可由单个晶体管构成，也可由多个晶体管和无源器件构成。例如，在图7中， 给出了釆用图7(a)单个M0S晶体管、图7(b)单个双极晶体管，图7(c)复合 BiCMOS晶体管构成的负载阻抗电路。
负载阻抗电流控制电路20具有一个电压输入端和一个电压输出端，通过信 号线40与负载阻抗电路10的电压输出端连接，负载阻抗电流控制电路20的电 压输出端通过信号线50与负载阻抗电路10的输出电流控制端连接。
图8是本发明提出的有源电感并联峰化结构的第一个实施实例电路，负载阻抗电路10由一个PM0S晶体管110构成，110的漏极为负载阻抗电路的电压输出端，栅极与负载阻抗电流控制电路20的输出端连接，源极与电源连接。负载阻抗电流控制电路20由一个PMOS晶体管210构成，其栅极与地连接，源极为负载阻抗电流控制电路20的输出端，与PM0S晶体管110的栅极连接，PMOS晶体管210的漏极与PM0S晶体管110的漏极连接。
在上述连接情况下，负载阻抗电流控制电路20是一个RC低通滤波电路其中的电阻为PM0S晶体管210工作于深线性区条件下的源漏极间电阻；其中的电容C没有采用无源器件，而是借用了PM0S晶体管110的栅源极电容。该低通滤波电路在时域对PM0S晶体管110漏极电压进行延迟，从而使PMOS晶体管llO的漏极输出电流变化晚于漏极电压变化。在频域，该低通滤波电路滤除110漏极电压中的高频分量，从而避免PMOS晶体管11 O漏极电压发生振荡。
在图8中，还给出本发明的实施例一在共源极电压放大电路中的具体应用情况。PM0S晶体管110和210的漏极为共源极电压放大电路的输出端，与放大晶体管300的漏极和寄生电容400连接，300的栅极为放大电路的输入电压信号端。放大电路的传输函数为
r 1 , . f取、
=辟)=^ :g (9)
g附2 g",2
其中^， ^2为晶体管300和110的跨导，R为工作于深线性区的晶体管210的源极和漏极间的等效电阻，Cg,为110的栅源极电容，C为寄生电容400的电容值，
且Cgs远小于C， Re( =l/gm2， "i Cg如2， C时C。
对比(7)式与(9)式可知，图8中的有源电感并联峰化实施例结构，在不使用无源元件的条件下，能够使放大电路的带宽得到与图5中的已有技术的结构相同的改善。
图8中实例一的优点是结构简单，仅由两个晶体管构成。但是，虽然因PMOS晶体管110无衬偏效应，改善了放大电路中信号的动态范围，但为使晶体管IIO导通，其漏极电压仍需要低于电源电压一个阈值电压。以下采用电压缓冲电路作为有源电感并联峰化结构的负载阻抗电流控制电路，完成对负载阻抗电路的电流输出端的电压进行延迟和低通滤波的同时，对负载阻抗电路输出端的电压进行电平位移，以扩大有源电感并联峰化结构输出端电压的变化范围。图9所示是本发明提出的有源电感并联峰化结构的第二个实施例电路，负
载阻抗电路10由一个PMOS晶体管110构成，其漏极为负载阻抗电路的输出端，
栅极为输出电流控制端，与负载阻抗电流控制电路20的输出端连接，源极与
电源连接。负载阻抗电流控制电路20由一个丽OS晶体管310和一个电路源320
构成，丽0S晶体管310的栅极与负载阻抗电路10的输出端连接，源极与PMOS晶
体管110的栅极和电流源320的阳极连接，电流源320的阴极接地。
.在上述连接条件下，负载阻抗电流控制电路20为电压缓冲电路(共漏极
放大电路或源极跟随电路)，对负载阻抗电路10中的PMOS晶体管110漏极电压
进行以下处理将PM0S晶体管110的漏极电压向下平移一个丽0S晶体管310的
栅源极电压，使PMOS晶体管110的漏极电压接近电源电压时，PMOS晶体管llO
仍可导通，这样，负载阻抗电路输出端电压信号的范围得到了提高；利用PMOS
晶体管110的栅源极电容，对PMOS晶体管110的漏极端电压在时域进行延迟，
在频域进行低通滤波。
在图9中，还给出了第二实施例在共源极电压放大电路中的具体应用的情
况。PM0S晶体管110的漏极为放大电路的输出端，与放大晶体管300的漏极和
放大电路输出端寄生电容400连接，晶体管300的栅极为放大电路的输入电压
信号端。放大电路的传输函数为-
,1 Cw 、
K爐")— g附2 g附2g附3 — -gwl(Re g + ^yZw) (io)
F/'W i +加C 一 "2 CgjC 1 +加Re gC巧-(^2丄egC^
g附2 g附2gw3
其中^， ~， ^3为晶体管300， 110和310的跨导，C为寄生电容400的电容值，为晶体管110栅源极电容，对比(7)式与(10)式可知，图9中的有源电感并联峰化实施例二，在不使用无源元件的条件下，能够使放大电路的带宽得到与图5中的已有技术的结构相同的提高，且使放大电路输入端与输出端信号的动态范围得到了改善。
10
权利要求
1.一种有源电感并联峰化结构，其特征在于，包括一个用于把来自跨导电路的电流转换为电路输出电压的负载阻抗电路，一个对负载阻抗电路输出端电压进行时域延迟和频域低通滤波处理、并进行电位平移附加处理的负载阻抗电流控制电路，所述负载阻抗电路的输出端与负载阻抗电流控制电路的输入端连接，负载阻抗电流控制电路输出端与负载阻抗电路的输入端连接。
2、 如权利要求1所述的有源电感并联峰化结构，其特征在于，所述负载 阻抗电路由单个M0S晶体管构成，其漏极为负载阻抗电路的输出端，栅极为 负载阻抗电路的输入端。
3、 如权利要求1所述的有源电感并联峰化结构，其特征在于，所述负载 阻抗电路由单个双极晶体管构成，其集电极为负载阻抗电路的输出端，基极 为负载阻抗电路的输入端。
4、 如权利要求1所述的有源电感并联峰化结构，其特征在于，所述负载 阻抗电路由多个晶体管及无源器件组合而成，组合晶体管的电流输出端为负 载阻抗电路的输出端，组合晶体管的控制端为负载阻抗电路的输入端。
5、 如权利要求1所述的有源电感并联峰化结构，其特征在于，所述负载 阻抗电流控制电路包括一个工作于深线性区的PM0S晶体管构成的RC低通滤 波电路，其PMOS晶体管漏极与负载阻抗电路的输出端连接，栅极接地，源极与负载阻抗电路的输入端连接。
6、 如权利要求1所述的有源电感并联峰化结构，其特征在于，所述负载 阻抗电流控制电路包括一个电压缓冲电路，该电压缓冲电路的输入端与负载 阻抗电路的输出端连接，该电压缓冲电路的输出端与负载阻抗电路的输入端 连接。
7、 如权利要求6所述的有源电感并联峰化结构，其特征在于，所述电压 缓冲电路包括一个丽OS晶体管和一个电流源组成的源极跟随电路，丽0S晶体 管的栅极为该源极跟随电路的输入端，丽os晶体管的源极为输出端，且与电 流源的阳极连接，电流源的阴极与地连接，丽OS晶体管的漏极与电源连接。
全文摘要
本发明公开了一种有源电感并联峰化结构，其特征在于，包括一个用于将来自跨导电路的电流转换为电路输出电压的负载阻抗电路、一个对负载阻抗电路输出端电压进行时域延迟和频域低通滤波处理，并进行电位平移附加处理的负载阻抗电流控制电路，所述负载阻抗电路的输出端与负载阻抗电流控制电路的输入端连接，负载阻抗电流控制电路输出端与负载阻抗电路的输入端连接。
文档编号H03H11/50GK101540594SQ20091002156
公开日2009年9月23日 申请日期2009年3月17日 优先权日2009年3月17日
发明者刘佑宝, 吴龙胜, 汪西虎 申请人:中国航天时代电子公司第七七一研究所