专利名称：一种应用于高速并行光互连系统的去斜移装置及方法
技术领域：
本发明涉及用于在物理层传输40Gbps数据速率的并行光互连系统的去斜移电路，具体涉及 基于可编程逻辑器件实现的一种电路结构。
背景技术：
随着人们对信息量需求的日益增大，不论是在骨干网的中心机房内、在基于万兆以太网的局 域网范围内，还是在设备内部，其数据传输速率一般都已超过了 10Gb/s。针对这种在较短距离 内高速率的数据传输，电连接已经不再适用，而应用于长距离骨干网的串行同步光传输网络系 统所提供的性能比这种需求高很多，代价也较为昂贵。为此，光网络互连论坛(OIF, Optical Internetworking Forum)推出了甚短距离光传输(VSR, Very Short Reach)技术。VSR主要 采用并行光互连，降低每根光纤上的传输速率，从而降低对系统其它器件的要求，实现低成本。
面向40Gb/s传输速率的甚短距离光传输技术中所应用的电接口是传输0C-768/STM-256帧格 式数据的SerDes成帧器接口 5(SerDes Fr柳er Interface-5， SFI-5)。在SFI-5接口中，数据 信号从信号发送端传输到接收端的过程中，在16个数据信道上的传输延时有可能是不同的。为 了使16路数据信道间复杂的斜移关系易于处理，SFI-5引入了一个参考信道，即位于第17信 道的去斜移信道。去斜移操作需要SFI-5接口的信号发送端器件和信号接收端器件配合完成。 发送端器件将从16个数据信道中按顺序采到的参考字节复制到去斜移信道中，并与其它16路 数据信号一起发送给接收端器件。接收端器件中的去斜移逻辑根据去斜移信道中包含的各个数 据信道中的相关信息，独立比较各个数据信道相对于去斜移信道的斜移量，并做出相应补偿， 以使16路数据信号均与去斜移信道对齐，从而实现16路数据信道的帧对齐。接收端设备必须 在可能发生的最大和最小斜移量范围内跟踪监测信道状况变化，并不断地对斜移量做出调整。
由于具有设计灵活、上市时间短、保密性强、成本低等特点，可编程逻辑器件正在越来越多 的领域得到广泛应用，特别是近年来生产厂商在其内部集成了诸如DSP、存储器、PCI、收发器 等强大功能，所以基于可编程逻辑器件实现本发明中的去斜移电路是一个很好的选择。然而， 受系统时钟的限制，SFI-5接口中2.488Gb/s的各路数据必须串并转换为多位宽较低速数据， 才能在可编程器件中进行处理。这就为实际电路设计增加了两大困难 一是高速串行数据转换 为多位宽较低速数据后，使某些电路的扇出大大增加，而过多的扇出又会影响电路所能达到的 最大工作频率；二是16路数据彼此独立的基于可编程器件内部集成的收发器实现串并转换，这 就使数据信道间的斜移量大大增加。因此，设计更加优化合理的电路结构，是确保电路达到预 期功能和性能的关键。
发明内容
技术问题本发明针对上述问题，提出了一种应用亍高速并行光互连系统的去斜移装置的去斜移方法，采用基于移位寄存器设计的滑动窗口生成器与窗口比较器配合工作，可以在更大 范围内调整信道间的斜移量，解决了可编程器件实现时斜移量偏大引起的一系列问题，提高了 设计的灵活性和实用性。
技术方案首先采用可编程逻辑器件内集成的高速收发器，将16个高速数据信道和去斜移 信道的数据串并转换为可编程逻辑器件可以处理的较低速率的并行数据，然后再进行去斜移信 道的帧对齐以及各数据信道相对于去斜移信道的对齐。具体做法是先将去斜移信道的数据字节 对齐，然后再进行帧对齐。为了节省硬件资源，采用16个数据信道共用一个窗口比较器和优先 编码器的方法，在控制电路的控制下轮流地与去斜移信道的数据进行比对，从而有效地减小了 电路扇出，提高了工作速度，节省了器件资源。
本发明的上述目标由下述技术方案实现
该装置包括
16个宽度为31比特的滑动窗口生成器(110-116)，生成31比特宽的数据流片段，并分别 输出至控制电路(121)和16个延迟单元(122-137);
一个去斜移通道帧对齐电路(117)，将接收到的顺序被打乱的去斜移通道的码流进行帧同步 并输出至数据缓冲器(118);
一个数据缓冲器(118),确保电路所能纠正的超前和滞后的斜移量范围相等，并输出至窗口
比较器(119);
一个窗口比较器(119)，对接收到的来自控制电路和数据缓冲器的数据进行比较，并输出至
优先编码器(120);
一个优先编码器(120)，完成相应的编码，并输出至控制电路(121);
一个控制电路(121)，控制16个滑动窗口的输出结果轮流地与优先编码器(120)的输出数据 进行比较，并输出至16个延迟单元(122-137);
16个延迟单元(122-137)，对输入数据的延迟量做出一定范围的调整后输出。 应用于高速并行光互连系统的去斜移装置的去斜移方法为
第一路信号由16个宽度为31比特的滑动窗口生成器(110-116)，生成31比特宽的数据流 片段分别输出至控制电路(121)和16个延迟单元(122-137);
第二路信号由一个去斜移通道帧对齐电路(117)将接收到的顺序被打乱的去斜移通道的码 流进行帧同步并输出至数据缓冲器(118)，确保电路所能纠正的超前和滞后的斜移量范围相等并 输出至窗口比较器(119)，窗口比较器(119)对接收到的来自控制电路和数据缓冲器的数据进行 比较，实际上是将窗口生成器的比特流片段中所有连续的且与待寻找码组等长的比特组合作为 各个窗口，分别与待寻找码组进行比较，比较的结果将输出给一个优先编码器(120)作为判定 斜移量的依据，优先编码器(120)完成相应的编码后将结果输出至控制电路(121);
控制电路(121)控制16个滑动窗口的输出结果轮流地与第二路信号即去斜移通道的数据进 行比较，其中包含若干状态机，不仅能够实时地对各信道斜移量进行检测并做出调整，而且可 以保证电路在某些特殊情况下仍能稳定丁.作；在控制电路的控制下，16个延迟单元(122-137) 将接收的16路数据通道的信号，在进行了一定的延迟后输出。
对于第二路信号即去斜移通道的帧对齐部分，首先利用窗口比较器(119)和优先编码器 (120)进行字节对齐，再根据字节对齐后的并行数据中的字节排列情况，将并行数据移位若干 字节，从而实现帧对齐。对于控制电路，令16个数据信道在控制电路的作用下共用一个窗口比较器和一个优先编 码器，轮流地与去斜移信道进行对比，得到的斜移量即优先编码器的输出，相应分配给各数据 信道的延迟电路。
对于窗口比较器和滑动窗口生成器，令窗口比较器与滑动窗口生成器配合工作，将滑动窗 口生成器的输出作为窗口比较器的一个输入端口数据，而窗口比较器的另一个输入端的数据为 帧对齐的去斜移通道上承载的该数据信道的复制信息，根据比较器的输出判断复制信息是否存 在于此次滑动窗口生成器截取的数据流片段中，若存在，则可由优先编码器的输出结合滑动窗 口生成器中累加器的值确定该数据信道相对于去斜移信道的斜移量，否则，则累加器加一，滑 动窗口生成器的输出指向下一个相邻的数据流片段，从而使可调整的斜移量的上下限分别增加 一个滑动窗口生成器的窗口宽度。
有益效果本发明提出了一种基于可编程逻辑器件实现的SFI-5接口接收端去斜移的电路 结构，在应用可编程器件内集成的高速收发器将16个高速串行数据信道和去斜移信道转换为低 速并行数据后，再进行去斜移信道的帧对齐和数据信道相对于去斜移信道的对齐。去斜移信道 先进行字节对齐，再进行帧对齐，有利-T提高电路的最大工作频率；数据信道去斜移模块中16 个数据信道共用一个窗口比较器和优先编码器，轮流与去斜移信道的数据进行比对，可有效减 小电路的扇出；窗口比较器与滑动窗口生成器配合工作，可以纠正信道间更大范围的斜移量。 整个结构在充分利用可编程器件的灵活性的同时，还有效提高了电路最大工作频率，节省了器 件资源。
图1是 RXDATA[15:0]/ TXDATA[15:0]和RXDSC/TXDSC的时序图，
图2是去斜移电路结构框图，
图3是窗口比较器结构框图，
图4是优先编码器的编码规则，
图5是DSC帧对齐电路结构框图，
图6是滑动窗口生成器。
具体实施例方式
图1是SFI-5的16路数据信号DATA[15:0]和去斜移信号DSC的时序图。在每一个DSC参考 帧中，两个A1 (F6H)和两个A2 (28H)构成帧定界符。4个扩展帧字头EH1 4(4个AAH)留作 将来使用。16组(每组64比特)从数据总线DATA[15:0]采样得到的数据按照从DATA[15]到 DATA[O]的顺序复制到去斜移信道。SFI-5信号接收端器件中的去斜移逻辑根据去斜移信道中包 含的各个数据信道中的部分信息，独立比较各个数据信道相对于去斜移信道的斜移量，并做出 相应补偿，以使16路数据信道中的每一路信号都与去斜移信道对齐，从而16路数据信道彼此 之间也就对齐了。在数据信号的传输过程中，由于外部条件的变化，信道间的斜移也可能发生 变化，接收端设备就必须在可能发生的最大和最小斜移量范围内跟踪监测这种变化，并不断地 对斜移量做出调整。
图2是去斜移电路的实现框图，具体包括
滑动窗口生成器(101-116):基于移位寄存器实现，将每个数据信道的连续的数据流按照到达接收端的先后顺利划分为一系列相邻的相等长度的比特流片段，依靠窗口的滑动将与当前 滑动窗口生成器输出相邻的比特流片段送入窗口比较器的输入端口 。
去斜移信道帧对齐电路(117):去斜移信道高速串行数据转换为并行数据后，其每一帧的 起始比特等概率地出现在并行数据的任一比特，帧对齐电路就是通过检测帧定界符找到每一帧 的起始位置，并其调整到去斜移信道并行数据流的最高位，输出帧同步的数据作为各路数据去 斜移操作的参考。
数据缓冲器(118):相对于去斜移信道，各路数据既可能超前也可能滞后，数据缓冲器将 帧对齐后的去斜移信道数据缓存，确保电路所能纠正的超前和滞后的斜移量范围相等。
窗口比较器(119): 一个输入是经控制电路选择输出的某一数据信道的滑动窗口生成器产 生的比特流片段，另一个输入是包含有该数据通道复制信息的并行去斜移帧，这就是待寻找的 码组。为了判定该码组是否存在于比特流片段中所有可能的位置，窗口比较器将比特流片段中 所有连续的且与待寻找码组等长的比特组合作为各个窗口，分别与待寻找码组进行比较，并将 比较结果输出给优先编码器作为判定斜移量的依据。
优先编码器(120):考虑到数据的随机性，比较器可能在窗口的多个位置均发现特定码组， 所以需使用优先编码器对比较器输出进行编码。
控制电路(121):因为任意时刻去斜移信道上不可能承载多于一路的复制信息，所以16路 数据可以共用一个窗口比较器和一个优先编码器，由控制电路从16个数据通道的滑动窗口生成 器的输出中选择一个作为窗口比较器的输入，再将优先编码器的结果有选择的输出给16个数据 信道的延迟电路中的一个作为判断该路信道斜移量的依据。由此，16路数据可轮流与去斜移信
道的数据进行比较。为了做到实时对各信道斜移量进行检测，及时对斜移量做出调整，以及使 电路在某些特殊情况下仍能稳定工作，控制电路中还包含若干状态机。
延迟电路(122-137): 16个数据信道的去斜移电路都含有延迟电路，延迟电路根据滑动窗 口生成器中累加器的当前值及优先编码器的输出结果判断各数据信道相对于去斜移信道的延迟 量，在将数据缓存的基础上可以对输出数据的延迟量做出一定范围的调整。
以l: 16的分接比为例，当各路并行数据的宽度为16比特时， 一种窗口比较器和优先编码 器的实现结构见图3。
窗口比较器是去斜移电路的基础，它从输入的并行数据流中检测出可能存在的某特定码组， 并输出其位置。在图3中，输入的并行数据流(dl)和特定码组(d2)位宽均为16比特，设定 窗口宽度为31比特，数据由MSB向LSB传输，窗口由当前输入的数据和上一时钟输入数据的低 15比特组成。16个比较器检测特定码组d2[15:0]是否存在于窗口中，若当前窗口不包含该码 组，则比较器输出各位全为零； 一旦有比较器检测到特定码组存在，则将码组位置编码输出并 输出指示信号。考虑到dl的随机性，比较器可能在窗口的多个位置均发现特定码组，所以需使 用优先编码器对比较器输出进行编码。图3中优先编码器的编码规则如图4所示。
图5为去斜移信道帧对齐电路的结构框图。在去斜移信道中实现帧对齐的依据是找到每一 个参考帧中由两个A1 (F6H)和两个A2 (28H)构成的帧定界符，其基本思想是分两次对齐首 先找到字节边界，实现字节对齐；再从已对齐的字节中找到A1A2的交界，从而实现帧对齐。字 节对齐使用窗口比较器实现，因为帧定界符中总是两个Al连续出现，所以可设窗口宽度为16 比特，由当前输入的16位并行数据dsc—skew[15:0]组成，用8个8位比较器检测Al是否存 在于窗口可能的8个位置。带有优先级的8-3编码器Encoder—8to3 Controller根据八个比较器的输出结构产生使之字节对齐的位移量，送给移位电路0to7bitshifter将原并行数据移动0 到7个比特实现字节对齐。若在两个连续帧的相同位置均检测到A1存在，则将字节对齐的数据 送入另外四个比较器，分别检测字节对齐后数据的高8位和低8位是否为Al或A2,并将比较 结果编码为控制信号，控制数据再移动0或1个字节，最终实现帧对齐。使用状态机实时监测 去斜移信道数据，若连续3帧检测到帧定界符，则状态机进入同步状态，此后一旦没有在预期 的位置检测到帧定界符，则状态机跳出同步状态，迫使电路重新寻找帧边界。
为了在较大范围内调整信道间的斜移量，将图3中的窗口选择器设计为滑动窗口生成器， 如图6所示。接收器恢复得到的带有斜移量的并行数据Data—skew先通过一组移位寄存器，然 后将各级寄存器的输出送入一个多路选择器，多路器的选择信号为累加器Counter的输出，选 择其中一级寄存器的相邻两个时钟的输出组成比较器窗口。累加器的使能端ena受DSC帧对齐
电路输出的信道选择信号控制，保证仅当DSC帧含有该路复制信息时累加器才工作，状态机输 出信号State控制累加器是否加1，在DSC—帧的时间长度内，累加器输出最多加1，对应选择 器窗口向后滑动16比特。各信道去斜移电路的状态机是各自独立的，它们对信道斜移量进行实 时监测，及时对信道状况的改变做出调整。
此外，相对于去斜移信道，各路数据既可能超前也可能滞后，所以帧对齐后的去斜移信道 数据在进入窗口比较器之前要通过若干级寄存器延迟几个时钟周期，确保若数据信道相对于去 斜移信道斜移为0比特时去斜移信道数据恰好出现在滑动窗口的正中间16比特，使电路所能纠 正的超前和滞后的斜移范围相等。
权利要求
1、一种应用于高速并行光互连系统的去斜移装置，其特征在于该装置包括16个宽度为31比特的滑动窗口生成器(110-116)，生成31比特宽的数据流片段，并分别输出至控制电路(121)和16个延迟单元(122-137)；一个去斜移通道帧对齐电路(117)，将接收到的顺序被打乱的去斜移通道的码流进行帧同步并输出至数据缓冲器(118)；一个数据缓冲器(118)，确保电路所能纠正的超前和滞后的斜移量范围相等，并输出至窗口比较器(119)；一个窗口比较器(119)，对接收到的来自控制电路和数据缓冲器的数据进行比较，并输出至优先编码器(120)；一个优先编码器(120)，完成相应的编码，并输出至控制电路(121)；一个控制电路(121)，控制16个滑动窗口的输出结果轮流地与优先编码器(120)的输出数据进行比较，并输出至16个延迟单元(122-137)；16个延迟单元(122-137)，对输入数据的延迟量做出一定范围的调整后输出。
2. —种如权利要求1所述的应用于高速并行光互连系统的去斜移装置的去斜移 方法，其特征在于第一路信号由16个宽度为31比特的滑动窗口生成器(110-116)，生成16路 31比特宽的数据流片段分别输出至控制电路(121)和16个延迟单元(122-137);第二路信号由一个去斜移通道帧对齐电路(117)将接收到的顺序被打乱的去斜 移通道的码流进行帧同步并输出至数据缓冲器(118)，确保电路所能纠正的超前和滞 后的斜移量范围相等并输出至窗口比较器(119)，窗口比较器(119)对接收到的来自 控制电路和数据缓冲器的数据进行比较，实际上是将窗口生成器的比特流片段中所 有连续的且与待寻找码组等长的比特组合作为各个窗口，分别与待寻找码组进行比 较，比较的结果将输出给一个优先编码器(120)作为判定斜移量的依据，优先编码 器(120)完成相应的编码后将结果输出至控制电路(121);控制电路(121)控制16个滑动窗口的输出结果轮流地与第二路信号即去斜移通 道的数据进行比较，其中包含若干状态机，不仅能够实时地对各信道斜移量进行检 测并做出调整，而且可以保证电路在某些特殊情况下仍能稳定工作；在控制电路的 控制下，16个延迟单元(122-137)将接收的16路数据通道的信号，在进行了一定的延迟后输出。
3、 根据权利要求2所述的应用于高速并行光互连系统的去斜移装置的去斜移 方法，其特征在于对于第二路信号即去斜移通道的帧对齐电路(117)，首先利用窗 口比较器(119)和优先编码器(120)进行字节对齐，再根据字节对齐后的并行数 据中的字节排列情况，将并行数据移位若干字节，从而实现帧对齐。
4、 根据权利要求2所述的应用于高速并行光互连系统的去斜移装置的去斜移方法，其特征在于对于控制电路(121)，令16个数据信道在控制电路的作用下共用一个窗口比较器和一个优先编码器，轮流地与去斜移信道进行对比，得到的斜移 量即优先编码器的输出，相应地分配给各数据信道的延迟电路。
5、 根据权利要求2所述的应用于高速并行光互连系统的去斜移装置的去斜移 方法，其特征在于对于窗口比较器(119)和滑动窗口生成器(110-116)，令窗口比较器与滑动窗口生成器配合工作，将滑动窗口生成器的输出作为窗口比较器的一个 输入端口数据，而窗口比较器的另一个输入端的数据为帧对齐的去斜移信道上承载 的该数据信道的复制信息，根据比较器的输出判断复制信息是否存在于此次滑动窗 口生成器截取的数据流片段中，若存在，则可由优先编码器的输出结合滑动窗口生 成器中累加器的值确定该数据信道相对于去斜移信道的斜移量，否则，则累加器加 一，滑动窗口生成器的输出指向下一个相邻的数据流片段，从而使可调整的斜移量 的上下限分别增加一个滑动窗口生成器的窗口宽度。
全文摘要
一种应用于高速并行光互连系统的去斜移装置及方法，可应用于40Gbps甚短距离光传输系统；去斜移信道的帧对齐电路采用窗口比较器和优先编码器，根据对帧定界符的搜索确定帧起始位置，实现帧对齐。各数据信道的数据与帧对齐后的去斜移信道中承载的各数据信道的复制信息进行比对，得到各数据信道的斜移量，分别将各路数据信道与去斜移信道对齐，从而达到16路数据信道之间的对齐。可有效减小电路扇出，提高了工作速度，节省了器件资源；再次，基于移位寄存器设计的滑动窗口生成器与窗口比较器配合工作，可以在更大范围内调整信道间的斜移量，提高了设计的灵活性和实用性。
文档编号H03K19/0175GK101552766SQ200910026728
公开日2009年10月7日 申请日期2009年5月5日 优先权日2009年5月5日
发明者滨 任, 胡庆生, 多 许 申请人:东南大学