专利名称：双模边沿触发的触发器的制作方法
技术领域：
本发明涉及一种边沿触发器。更具体地，本发明涉及一种D触 发器，其作为用于ASIC库的触发器，其中在上升沿和下降沿都可 以4吏用该D触发器。
背景技术：
出于各种目的，ASIC (专用集成电路)半导体设计:帔应用于半
导体产品或器件，其有助于实现其中使用了半导体的器件的特异性
(distinctness )和高4生能。
通常，ASIC半导体的设计者使用库以便于设计，其中该库为 预先构建的半成品。在这样的库中，广泛地使用了标准单元(standard cell)。触发器被用来执行操作以在逻辑电路中存储和输出数据，其 中，触发器依据时钟来工作。上述ASIC库提供这样的触发器。
在时钟从低电平变为高电平的上升沿或在时钟从高电平变为 低电平的下降沿，触发器存〗诸并输出一位数据。触发器包括D触发 器、T触发器、JK触发器等，并根据不同的目的将它们使用在不同 的方面。图1是相关的边沿触发的D触发器的电路图，其中该D触发 器工作在上升沿，并在设计ASIC半导体时被广泛地使用。已知的 D触发器包4舌主部分(master section ) 100和乂人吾卩分(slave section ) 110，其中主部分100在时钟信号CK为低电平时存Y诸并输出数据D， 而从部分110在时钟信号CK为高电平时将由主部分100输出的数 据DI叙出到外部。该电i 各进一步包括三态緩冲器124,以及三态緩 冲器132和134,其中三态緩冲器124在时钟信号CK为高电平时 将由主部分100输出的数据D输出到从部分110，而三态緩冲器132 和134在时钟信号CK为高电平时将由从部分110输出的数据D反 馈至主部分100。
上述相关的电路为仅在上升沿工作的D触发器。因此，就设计 在上升沿和下降沿均工作的电路而言，需要纟是供额外的下降沿D触 发器。下降沿操作的增加需要双倍的芯片区域，这无效率地使电路 设计变得复杂和不便。另外，对于在下降沿触发器中使用的时钟信 号，需要进行緩冲以使时钟偏差(clock skew)与在上升沿触发器 中使用的时钟信号相匹配。结果，需要更多的芯片区域，且由緩冲 引起了不必要的功4t。
发明内容
本发明实施例涉及一种边沿触发的触发器。更具体地，本发明 提供一种D触发器，其中，该D触发器作为用于ASIC库的触发器， 能够在上升沿和下降沿使用。
本发明实施例涉及一种边沿触发的触发器，该触发器包括至少 一个反才目器(inverter)和至少一个4专丰lT门吾卩分(transmission gate section )。每个传l命门部分包4舌一个上部(upper part),该上部具有 串联连接的第一传输门和第二传输门，其中，第一传输门由时钟信 号来控制，而第二传输门由使能时钟信号来控制。每个传输门部分还包括一个下部(lower part)，该下部具有串联连接的第三传输门 和第四传输门，其中，第三传输门根据时钟信号来控制以与第一传 输门互补，而第四传输门根据使能时钟信号来控制以与第二传输门 互补。
当使能时钟信号为逻辑高电平时，边沿触发的触发器可以相对 于时钟信号来工作在上升沿模式，而当使能时钟信号为逻辑低电平 时，边沿触发的触发器相对于时钟信号来工作在下降沿模式。
在每个传输门部分中，当使能时钟信号为逻辑高电平时，第二 传输门可以接通，而第四传输门可以断开，当使能时钟信号为逻辑 j氐电平时，第二传$敘门可以断开，而第四传llr门可以4妄通。
每个传输门部分可以包括第一类型传输门部分和第二类型传 输门部分中的至少一个，其中，在第一类型传输门部分中，当时钟 信号为逻辑高电平时，第一和第二传输门两者都接通，而当时钟信 号为逻辑低电平时，第三和第四传输门两者都接通，此外，在第二 类型传输门部分中，当时钟信号为逻辑低电平时，第一和第二传输 门两者都接通，而当时钟信号为逻辑高电平时，第三和第四传输门 两者都4妄通。
第一传输门可以包括第一NMOS晶体管和第一PMOS晶体管， 第二传输门可以包括第二 NMOS晶体管和第二PMOS晶体管，第 三传输门可以包括第三NMOS晶体管和第三PMOS晶体管，而第 四传输门可以包括第四NMOS晶体管和第四PMOS晶体管，而第 一到第四PMOS晶体管中的每一个与第一到第四NMOS晶体管中 对应的一个NMOS晶体管具有共同的源极和漏极，此外，互补信号 (complementary signal )净皮1餘入至属于同一^专4lT门的NMOS晶体管 和PMOS晶体管两者的斥册极。
6逻辑高电平可以为电源电压，而逻净尋〗氐电平可以为^矣i也电压。
时钟信号时工作在上升沿模式或下降沿模式。
根据本发明实施例，双传输晶体管结构(双通路晶体管结构，
dual-pass transistor structure)确保了触发器^皮控制以《更才艮据^f吏能时 钟信号来工作在上升沿模式或下降沿模式。因此，在为要求两种模 式的系统进行设计时，可以减少芯片区域、输出引脚的数量和时钟 线的凄t量。从而，可以提高线岁文率(line efficiency )。
可以减少ASIC触发器库的使用，且可以取消或简化诸如时钟 姿爰冲的额外步艰《。因此，可以减少i殳计时间，并且可以进4亍稳、定的 设计。此外，由于不必使用附加的緩沖单元，所以可以减小区域和 降低功耗。
可以 <吏用两个晶体管来形成传llT门型开关(transmission gate type switch )。 因jt匕，与<吏用了单4专f俞晶体管(single-pass transistor ) 的相关电^"相比，相对于时钟信号的驱动能力(driving ability)变 得更好，这使得能够对高频系统进行有益的设计(advantageous design )。
图1是相关的边沿触发的D触发器的电路图，其中该D触发 器工作在上升沿。
实例图2是具有反相器和传输门的时钟控制的三态緩沖器的电 路图。实例图3是具有两个PMOS晶体管和两个NMOS晶体管的时 钟控制的三态緩冲器的电路图，其中上述的两个PMOS晶体管和两
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水
NMOS晶体管串联连接'
实例图4是包括上部和下部的第一类型传输门部分的电路图， 其中，上部和下部各具有两个传l俞门。
实例图5是包括上部和下部的第二类型传输门部分的电路图，
其中，上部和下部各具有两个传llr门。
实例图6是双模边沿触发的D触发器的电路图，其中该D触 发器使用了实例图4或图5中的双传输晶体管开关(dual-pass transistor switch )。
实例图7示出了实例图6的双才莫边沿触发的D触发器的仿真波
形
实例图8是包括一个计数器的电路图，其中，该计数器使用了 工作在上升沿或下降沿的不同的触发器。
具体实施例方式
现在将参照附图详细描述本发明的工作原理。参照图1，工作
相关的边沿触发的D触发器包才舌作为组件(constituent elements) 的三态緩沖器122、 124、 132和134。时钟控制的三态緩沖器122、 124、 132和134可以以多种方式实玉见，例如，如下所述，以具有反 相器的电i 各来实现。
实例图2是包括反相器和传输门的时钟控制的三态緩沖器的电 ^各图。与使用具有单个NMOS晶体管的传输晶体管(pass transistor )
8的电^各相比，由于该时钟控制的三态緩冲器通过传输门的NMOS 晶体管和PMOS晶体管的并联组合(parallel combination )来驱动， 所以其适用于在高频下工作的系统。
实例图3是包括两个PMOS晶体管和两个NMOS晶体管的时 钟控制的三态緩沖器的电i 各图，其中两个PMOS晶体管和两个 NMOS晶体管串联连接。每个传输晶体管可以只驱动单个晶体管， 从而实例图3的电路工作在比使用了传输门的电路低的速度下，并 且具有受卩艮的高步贞系纟克i殳^十(limit high-frequency system designs ), 其中，时钟信号CKB或CKBB输入至上述的各传输晶体管。此外， 如果数据信号D被反相(切换，toggle ),则会在输出节点产生噪声。 由于这个原因，实例图3的电路在数位上和逻辑上等效于实例图2 的电路，但是其在电气上次于实例图2的电路。
为了实现双模边沿触发的触发器，需要一个根据使能时钟信号 来选择上升沿模式或下降沿模式的开关。在本发明的实施例中，通 过<吏用只又传丰#晶体管(dual-pass transistor switch)来实现用作开关 的传输门部分。这个开关包括处理使能时钟的部分，还包括实例图 2的三态緩冲器的一部分，其中，时钟信号CKB或CKBB被施加 至该三态緩冲器。如上所述，实例图2的结构由于其电气上的稳定 '性而可以祐 使用。
实例图4是包括上部和下部的第一类型传输门部分400的电路 图，其中，该上部和下部各具有两个传^T门。实例图5是包4舌上部 和下部的第二类型传输门部分500的电^各图，其中，该上部和下部 各具有两个传输门。在实例图4所示的第一类型传输门部分400和 实例图5所示的第二类型传输门部分500中，可以将受时钟信号 CKB和CKBB控制的传输晶体管串联连接至施加了使能时钟信号 EC和ECB的传输晶体管。除了将时钟信号CKB和CKBB进行反 置之外，实例图4的传输门部分400和实例图5的传输门部分500都可以作为^f吏用了双传输晶体管的开关来工作。在本发明实施例
中，可以通过具有一个PMOS晶体管和一个NMOS晶体管的4专车lT 门来实现上述传输晶体管，其中PMOS晶体管和NMOS晶体管共 源才及和漏才及，而它们的才册才及#4居互4卜4言号(complementary signal)
来控制。
参照实例图4，第一类型传输门部分400的上部可以设置有第 一传输门410和第二传输门420,其中第一传输门410和第二传输 门420串联连接在输入端450和输出端460之间。第一传输门410 可以根据互补的时钟信号NMOS-CKB和PMOS-CKBB来控制，而 第二传输门420可以根据互补的使能时钟信号EC和ECB来控制。 第一类型传输门部分400的下部可以具有第三传输门430和第四传 输门440,其中，第三传输门430和第四传输门440串联连4妄在输 入端450和车t出端460之间。第三传车俞门430可以才艮据互补的时钟 4言号NMOS-CKBB和PMOS-CKB来控制，而第四传l命门440可以 根据互补的使能时钟信号NMOS-ECB和PMOS-EC来控制。
参照实例图5，第二类型传输门部分500的上部可以i殳置有第 一传输门510和第二传输门520，其中，第一传输门510和第二传 输门520串联连接在输入端550和输出端560之间。第 一传输门510 可以^4居互补的时钟信号NMOS-CKBB和PMOS-CKB来控制，而 第二传输门520可以根据互补的使能时钟信号NMOS-EC和 PMOS-ECB来控制。第二类型传输门部分500的下部可以设置有第 三传输门530和第四传输门540,其中第三传输门530和第四传输 门540串联连接在输入端550和输出端560之间。第三传输门530 可以才艮据互补的时钟信号NMOS-CKB和PMOS-CKBB来控制，而 第四传输门540可以根据互补的使能时钟信号NMOS-ECB和 PMOS-EC来4空制。如果使能时钟信号EC处于逻辑高电平，则与使能时钟信号EC 互补的使能时钟信号ECB变为逻辑低电平。当发生这种情况时， 在实例图4所示的第一类型传输门部分400中，上部节点47(H皮连 接至输出端460,而下部节点480 ^皮置于浮态(floating state )。然 后，当处于逻辑高电平的时钟信号CKB或处于逻辑低电平的时钟 信号CKBB被输入时，输入端450上的信号经由上部节点470被传 输至输出端460。同时，在实例图5所示的第二类型传输门部分500 中，上部节点570浮皮连"l妄至flr出端560,而下部节点580净皮置于浮 态。然后，当处于逻辑低电平的时钟信号CKB或处于逻辑高电平 的时钟信号CKBB被输入时，输入端550上的信号经由上部节点 570祐:传l俞至输出端560。
可选地，如果使能时钟信号EC处于逻辑低电平，则与使能时 钟信号EC互补的使能时钟信号ECB变为逻辑高电平。当发生这 种情况时，在实例图4所示的第一类型传输门部分400中，下部节 点480 ^皮连接至输出端460，而上部节点470 一皮置于浮态。然后， 当处于逻辑低电平的时钟信号CKB或处于逻辑高电平的时钟信号 CKBB被输入时，输入端450上的信号经由下部节点480被传输至 输出端460。同时，在实例图5所示的第二类型传输门部分500中， 下部节点580被连接至输出端560，而上部节点570被置于浮态。 然后，当处于逻辑高电平的时钟信号CKB或处于逻辑^^电平的时 钟信号CKBB祐:输入时，输入端550上的信号经由下部节点580 4皮传输至输出端560。
实例图6是双模边沿触发的D触发器600的电路图，其中，该 D触发器600使用了实例图4或图5的双传输晶体管开关。如果使 用的是实例图4或图5的双传输晶体管开关，也就是，第一类型传 输门部分400或第二类型传输门部分500，而不是用作D触发器开
ii关的已知传输晶体管，就可以4艮据EC信号640来选择性地控制和 使用上升沿模式或下降沿模式。
在本发明实施例中，D触发器600可以包括数据输入端(D ) 610、数据输出端(Q) 620、反相的凄t据输出端(QB) 622、时钟 端(CK) 630、使能时钟端(EC) 640、第一反相器650、第二反 相器651、第三反相器652以及第四反相器653，其中，第一反相 器650将CK端630的输入的反相信号输出至CKB端632,第二 反相器651将CKB端632的输入的反相信号输出至CKBB端634， 第三反相器652将EC端640的输入的反相信号输出至ECB端642, 而第四反相器653将D端610的输入的反相信号输出至节点Nl。 D触发器600可以进一步包括第 一传输门部分662 、第五反相器654 、 第六反相器655、第二传输门部分672、第三传输门部分674、第七 反相器656、第八反相器657、第四传输门部分664、第九反相器 658和第十反相器659,其中，第一传输门部分662由第一类型传 输门部分400形成以便将节点Nl的输入输出至节点N2,第五反相 器654将节点N2的输入的反相信号输出至节点N3，第六反相器 655将节点N3的输入的反相信号输出至节点N4,第二传输门部分 672由第二类型传输门部分500形成以便将节点N4的输入输出至 节点N2，第三传输门部分674由第二类型传输门部分500形成以 便将节点N3的输入输出至节点N5,第七反相器656将节点N5的 输入的反相信号输出至节点N6，第八反相器657将节点N6的输入 的反相信号输出至节点N7，第四传输门部分664由第一类型传输 门部分400形成以便将节点N7的输入输出至节点N5，第九反相器 658将节点N6的输入的反相信号输出至Q端620,而第十反相器 659将节点N7的输入的反相信号输出至QB端622。
当EC信号640处于逻辑高电平时，实例图6的电路600作为 上升沿模式的D触发器来工作。当CK信号630处于逻辑低电平时，由第 一类型传输门部分400形成的第 一传输门部分662和第四传输 门部分664接通(turn on )，而由第二类型传输门部分500形成的第 二传输门部分672和第三传输门部分674断开(turn off)。当发生 这种情况时，先前的凄t据:故传送至用作凄t据输出端的Q端620。如 果CK信号630变为逻辑高电平，则由第一类型传输门部分400形 成的第一传输门部分662和第四传输门部分664断开，而由第二类 型传输门部分500形成的第二传输门部分672和第三传输门部分 674接通。当发生这种情况时，从用作数据输入端的D端610预先 输入至第 一传输门部分662的输出端的凄史据一皮输出至Q端620。因 此，在CK信号630变为逻辑高电平时，执行读取D端610的数据 的才喿作。
当EC信号640处于逻辑4氐电平时，实例图6的电^各600作为 下降沿模式的D触发器来工作。当C K信号630处于逻辑高电平时， 由第 一类型传输门部分400形成的第 一传输门部分662和第四传输 门部分664接通，而由第二类型传输门部分500形成的第二传输门 部分672和第三传输门部分674断开。当发生这种情况时，先前的 凄t据净皮传送至用作凄t据输出端的Q端620。如果CK信号630变为 逻辑低电平，则由第 一类型传输门部分400形成的第 一传输门部分 662和第四传输门部分664断开，而由第二类型传l命门部分500形 成的第二传输门部分672和第三传输门部分674接通。当发生这种 情况时，乂人用作lt据llr入端的D端610预先输入至第一传l命门部分 662的输出端的数据#1输出至Q端620。因此，在CK信号630变 为逻辑低电平时，执行读取D端610的数据的操作。
实例图7示出了实例图6中所示的双才莫边沿触发的D触发器 600的1方真波形。4吏用0.13um的工艺参凄t (process parameter)来 进行该仿真。可以看出，当EC信号处于逻辑高电平时，实例图6的电路作为上升沿模式的触发器来工作，而当EC信号处于逻辑低 电平时，实例图6的电路作为下降沿模式的触发器来工作。
实例图8是包括计数器的电路图，该计数器使用了分别工作在 上升沿和下降沿的不同触发器。在其他情况下，当使用在上升沿工 作的触发器810和在下降沿工作的触发器820时， 一共4吏用了十个 输出引脚，这会导致芯片区域的增加和很高的设计复杂度。另外， 由于时钟信号被施加到两条线，所以需要考虑时钟緩沖。相比之下， 在单个计数器中，如果使用根据本发明实施例的双模边沿触发的触
发器，则触发器可以在上升沿和下降沿都工作。因此，仅设置了五 个输出引脚，这可以减小芯片区域和降低设计的复杂度。另外，由 于时钟信号分配(share )给单根线，所以不用过多地考虑时钟緩沖。
本发明实施例的双才莫边沿触发的功能还可以应用于不同种类 的触发器，诸如扫描-使能触发器(scan-enable flip-fl叩)，复位触发 器(reset flip-flop),设置触发器(set flip-flop )等。
在本发明所4皮露的实施例中可以作各种》务改和变化，这对本领 域4支术人员来i兌是明显和显而易见的。因此，如果这些修改和变化 落在所附权利要求和其等同替换的范围内，本发明所披露的实施例 旨在覆盖这些明显和显而易见的修改和变化。
权利要求
1.一种边沿触发的触发器，包括一个或一个以上反相器和一个或一个以上传输门部分，其中，每个传输门部分包括上部，所述上部设置有串联连接的第一传输门和第二传输门，所述第一传输门根据时钟信号来控制，而所述第二传输门根据使能时钟信号来控制，以及下部，所述下部设置有串联连接的第三传输门和第四传输门，所述第三传输门根据所述时钟信号来控制以与所述第一传输门互补，而所述第四传输门根据所述使能时钟信号来控制以与所述第二传输门互补。
2. 根据权利要求1所述的边沿触发的触发器，其中，当所述使能 时钟信号处于逻辑高电平时，所述边沿触发的触发器相对于所 述时钟信号来工作在上升沿模式，而当所述使能时钟信号处于 逻辑低电平时，所述边沿触发的触发器相对于所述时钟信号工 作在下降沿模式。
3. 才艮据权利要求1所述的边沿触发的触发器，其中，在每个传输 门吾p分中，当所述使能时钟信号处于逻辑高电平时，所述第二传输门4妄通，而所述第四传丰lr门断开，以及当所述使能时钟信号处于逻辑低电平时，所述第二传输门 断开，而所述第四传l命门接通。
4. 根据权利要求3所述的边沿触发的触发器，其中，每个传输门 部分包括第一类型传输门部分和第二类型传输门部分中的至 少一个，在所述第一类型传输门部分中，当所述时钟信号处于逻辑 高电平时，所述第一和第二传输门都接通，而当所述时钟信号 处于逻辑低电平时，所述第三和第四传输门都接通，以及在所述第二类型传输门部分中，当所述时钟信号处于逻辑 低电平时，所述第一和第二传输门都接通，而当所述时钟信号处于逻辑高电平时，所述第三和第四传iir门都4妄通。
5. 根据权利要求i所述的边沿触发的触发器，其中，所述第一传输门包括第一 NMOS晶体管和第一 PMOS晶 体管，所述第二传输门包括第二NMOS晶体管和第二PMOS 晶体管，所述第三传输门包括第三NMOS晶体管和第三PMOS 晶体管，所述第四传输门包括第四NMOS晶体管和第四PMOS 晶体管，所述第一到第四PMOS晶体管中的每一个与所述第 一到第四NMOS晶体管中对应的一个NMOS晶体管具有共同 的源纟及和漏纟及，以及互补信号^皮输入至属于同一传输门的NMOS晶体管和 PMOS晶体管两者的栅极。
6. 根据权利要求1所述的边沿触发的触发器，其中，所述逻辑高 电平为电源电压，而所述逻辑低电平为4妄地电压。
7. 根据权利要求1到5中任意一项所述的边沿触发的触发器，其 中，所述边沿触发的触发器^皮设计成在固定电压下施加所述4吏 能时钟信号时工作在所述上升沿模式或所述下降沿模式。
全文摘要
一种边沿触发的触发器，该触发器包括至少一个反相器和至少一个传输门部分。每个传输门部分包括一个上部，该上部具有串联连接的第一传输门和第二传输门，其中，第一传输门根据时钟信号来控制，而第二传输门根据使能时钟信号来控制。每个传输门部分还包括一个下部，该下部具有串联连接的第三传输门和第四传输门，其中第三传输门根据时钟信号来控制以与第一传输门互补，而第四传输门根据使能时钟信号来控制以与第二传输门互补。
文档编号H03K3/037GK101610078SQ20091014908
公开日2009年12月23日 申请日期2009年6月17日 优先权日2008年6月17日
发明者朴遇铉 申请人:东部高科股份有限公司