专利名称：一种GHz超宽带数字下变频方法
技术领域：
本发明涉及一种信号的变频方法，具体地说，涉及一种GHz超宽带数字下变频方 法。 目前多比特(8-bit、 10-bit)A/D采样器的采样速度可达几个Gsps，模拟信号通过 带通采样，可以在更高、更宽的频段上进行数字化。在射电天文观测中，射电源的频谱很宽， 需要不同频段的接收机进行接收，接收机输出带宽为500MHz或lGHz。随着高速A/D采样器 的速度越来越高，接收机输出的宽带信号可以直接进行数字化。 现有的常规的数字下变频器的结构如图l所示，数字下变频器对输入采样率 为fs的取样数据流先进行频谱搬移，将所需频段的起始频率搬至零频，后通过低通滤波 将所需频段滤出。其中的VCO用本地数字频率综合器DDS(Digital Direct Frequency Synthesizer)实现，对于带宽为500MHz甚至1GHz的信号，经采样后，信号速率可达2Gsps， 如此之高的数据速率仅依靠现有的数字下变频器的结构是无法实现数据的实时处理的。 本发明的目的在于提供一种GHz超宽带数字下变频方法，可实现高数据速率，特
别是达到2Gsps信号速率的下变频处理。 为了达到上述目的，本发明的技术方案如下 本地数字频率综合器采用4N路对采样信号并行处理，每路处理时钟为256MHz ;来 自ADC的信号以两路双沿的形式送到FPGA内，每路信号以双沿到单沿的方式实现串并转 换，使得ADC采样后的信号成为依时序排序的4N路数据，其与4N个并行的由本地数字频率 综合器产生的信号相乘实现数字混频；混频后同相分量和正交分量各4N路数据，经过多相 滤波得到同相和正交的基带信号；其中N为正整数。 所述本地数字频率综合器以频率控制字作为相位累加器的输入，该相位累加器的
输出经过相位截短后，作为三角函数查找表的地址输入，三角函数查找表存储三角函数值
并根据输入地址的变化，将对应的三角函数值送出，形成正弦和余弦输出。 所述相位累加器由加法器以及一个十进制的BCD码和二进制混合的累加器组成。 所述十进制的BCD码和二进制混合的累加器为高10位为二进制，后6位为十进制
的BCD码和二进制混合的累加器。 所述三角函数查找表为正弦查找表。 十进制本地数字频率综合器的BCD码输入所述正弦查找表存储用于产生波形的 正弦表。 所述正弦查找表通过10位二进制加上4位BCD码来访问。
所述三角函数查找表由ROM或Block RAM构成。所述多相滤波实现低通滤波和抽取的功能，将4N路256M的信号变成一路256M的
背景技术：
发明内容
3信号，其中N为正整数。 采用本发明的上述数字下变频方法，通过对信号的并行处理，得到同相和正交的 基带信号，实现了高数据速率，特别是达到2Gsps信号速率的下变频处理。
图1是现有的常规的数字下变频器的结构图； 图2是本发明的GHz超宽带数字下变频器的整体结构图； 图3a和图3b是图2中的DDS的结构图，其中图3a采用的是十进制DDS，图3b采 用的是二进制DDS; 图4是图3a中的BCD码和二进制混合的累加器的结构图；
图5是图2中的多相滤波所采用的装置的结构图。
具体实施例方式
下面根据图1至图5，给出本发明的较佳实施例，并予以详细描述，使能更好地理 解本发明的功能、特点。 要实现高数据速率，特别是达到2Gsps信号速率的下变频处理，就需要进行数据 的并行处理。 图2显示了本发明的下变频方法的基本结构。 对于带宽为N*512MHz的N*1024Msps的采样信号，本地数字频率综合器采用4N路 并行处理，每路处理时钟为256MHz ; 来自ADC的信号以两路双沿的形式送到FPGA内，每路信号以双沿到单沿的方式实 现串并转换，使得ADC采样后的信号成为依时序排序的4N路数据，其与4N个并行的由本地 数字频率综合器产生的信号相乘实现数字混频； 混频后同相分量和正交分量各4N路数据，经过多相滤波得到同相和正交的基带 信号；其中N为正整数。 下面对于N = 1的情况进行举例说明。
对于混频实际上是输入信号与一混频序列相乘，混频序列为
一'2辆=6 ,S ( 1 )
由本地数字频率综合器(DDS)产生频率为f。，数据速率为fs(采样间隔T》的单频
信号。 对于1024Msps的采样信号(带宽为512MHz)，若采用4路并行处理，每路处理时钟 为256腿z， DDS也需要8路并行处理，其处理的算法框图如下 图2中来自ADC的信号以两路双沿的形式送到FPGA内，每路信号以双沿到单沿的 方式实现串并转换，至此ADC采样后的信号成为依时序排序地四路数据，其与四个并行的 十进制DDS相乘实现数字混频，DDS原理下节论述。混频中乘法运算由LUT组成的乘法器 实现。混频后同相分量和正交分量各四路数据，其经过多相滤波实现低通滤波器和抽取器 的功能，得到同相和正交的基带信号。 根据前面的论述，每路DDS(采用十进制DDS)的时钟为256MHz，也就是可以产生频
4率介于0 128腿z之间的本振信号。但实际要求产生的VC0的频率为0 512腿z，这就需 要一定的技巧去实现。每个DDS的时钟fclk为256MHz，假设f。ut为要产生的本振频率，fcir
为并行DDS的输出频率，则有cos(2x;rx^^ +《)等效于如下四个DDs :
cos(2環,。"'x(4;x/+1)+《)
cos(2x;r"。"'A、，A…7+《)
乂
,x(4x/ + 2)
/、
,训,x(4x/ + 3)
乂COS(2 X 7T X y。"'、,-^ +《)
对以上公式进行分解，得到每个DDS的频率和相位。以第一个式子为例 cos(2x;rx,"'X)4x/)+《)
=cos(2x;rx,'"'x/+《) ,/4 o乂
二cos(2x;rx^~ +《)
X'汰
=cos(2 x ;r x (,加 一 ",」X, +《)
X:伙
说明fclk/2 < f0U「kXfclk < fclk/2， k为整数
由于时钟为fclk的DDS其输出频率不能超过fclk/2，需要继续分解上式。 0 < f。u「kXfclk < fclk/2时，cos(2環(U《)"+。
/c议
-fclk/2 < f。u「kXfclk < 0时，cos(2x;r戶H"')"—《)
A仪
正弦计算的推导类似。
四路正弦和余弦的频率相位的计算如下表DDS频率(/OT )DDS相位
DDS1L - & X《
DDS2Xw - A X /c汰/、
DDS3- & x ,说/、 °
DDS4L ,议
-/战/2</加-",狄<0DDS1A X Xrt - Xw/_《
DDS2& X /战- /o".
DDS3! x g、X °
DDS4& x义汰-乂. 。 为了实现1Hz的频率分辨率，在设计采用了十进制的DDS。其原理框图如图3(a) 所示，其与传统的二进制DDS有所不同，二进制DDS的结构如图3(b)所示。
十进制DDS与传统二进制DDS原理是相似的，都是以频率控制字作为相位累加器 的输入，其中相位累加器由D触发器和加法器组成。累加器的输出经过相位截短后，作为三 角函数查找表的地址输入，三角函数查找表由ROM或Block RAM组成，存储三角函数值。三 角函数查找表根据输入地址的变化，将对应的三角函数值送出，形成正弦和余弦输出。由于 设计上的不同，十进制DDS与传统二进制DDS主要的区别在于相位累加部分和正弦函数查 找表。 二进制DDS的相位累加部分由累加器完成，其输出为常规的二进制数。十进制DDS 的相位累加器采用高10位为2进制，后面六位为10进制的一个BCD码和二进制混合的累 加器，其结构如图4。其中Binary累加器和BCD累加器均由FPGA内的LUT实现。
十进制DDS的BCD码输入正弦查找表存储用于产生波形的正弦表，即完成相位小 到幅值sin小的转换。因为前端累加器输出为二进制和BCD码的混合形式，ROM必须按照 同样的地址格式进行存储，因为部分地址无效(4位BCD码中只有0 9对于BCD码是有效 的，而A F均为无效)，这样就会导致部分存储器的浪费。目前采用混合方式的话，可以 10位2进制+4位BCD码来访问正弦查找表。 本设计中的多相滤波实现低通滤波和抽取的功能，将四路256M的信号变成一路 256M的信号，图5是其结构。图中E。(Z)，EJZ)...是多相滤波器的子滤波器，在FPGA中由 分布式算法的IP核实现，经过子滤波器后四路信号做加法运算得到输出。
前面提供了对较佳实施例的描述，以使本领域内的任何技术人员可使用或利用本
6发明。对该较佳实施例，本领域内的技术人员在不脱离本发明原理的基础上，可以作出各种 修改或者变换。例如本发明可推广到超过1G的其它类型，在采用256MHz时钟下，(0. 25的 整数倍+l)G的类型都可以，看并行的路数，以及FPGA芯片的容量可以容纳多少路。应当理 解，这些修改或者变换都不脱离本发明的保护范围。
权利要求
一种GHz超宽带数字下变频方法，包括如下步骤本地数字频率综合器采用4N路对采样信号并行处理，每路处理时钟为256MHz；来自ADC的信号以两路双沿的形式送到FPGA内，每路信号以双沿到单沿的方式实现串并转换，使得ADC采样后的信号成为依时序排序的4N路数据，其与4N个并行的由本地数字频率综合器产生的信号相乘实现数字混频；混频后同相分量和正交分量各4N路数据，经过多相滤波得到同相和正交的基带信号；其中N为正整数。
2. 如权利要求1所述的一种GHz超宽带数字下变频方法，其特征在于，所述本地数字频 率综合器以频率控制字作为相位累加器的输入，该相位累加器的输出经过相位截短后，作 为三角函数查找表的地址输入，三角函数查找表存储三角函数值并根据输入地址的变化， 将对应的三角函数值送出，形成正弦和余弦输出。
3. 如权利要求2所述的一种GHz超宽带数字下变频方法，其特征在于，所述相位累加器 由加法器以及一个十进制的BCD码和二进制混合的累加器组成。
4. 如权利要求3所述的一种GHz超宽带数字下变频方法，其特征在于，所述十进制的 BCD码和二进制混合的累加器为高10位为二进制，后6位为十进制的BCD码和二进制混合 的累加器。
5. 如权利要求2所述的一种GHz超宽带数字下变频方法，其特征在于，所述三角函数查 找表为正弦查找表。
6. 如权利要求5所述的一种GHz超宽带数字下变频方法，其特征在于，十进制本地数字 频率综合器的BCD码输入所述正弦查找表存储用于产生波形的正弦表。
7. 如权利要求6所述的一种GHz超宽带数字下变频方法，其特征在于，所述正弦查找表 通过10位二进制加上4位BCD码来访问。
8. 如权利要求2所述的一种GHz超宽带数字下变频方法，其特征在于，所述三角函数查 找表由ROM或Block RAM构成。
9. 如权利要求1所述的一种GHz超宽带数字下变频方法，其特征在于，所述多相滤波实 现低通滤波和抽取的功能，将4N路256M的信号变成一路256M的信号，其中N为正整数。
全文摘要
本发明公开了一种GHz超宽带数字下变频方法，包括步骤本地数字频率综合器采用4N路对采样信号并行处理，每路处理时钟为256MHz；来自ADC的信号以两路双沿的形式送到FPGA内，每路信号以双沿到单沿的方式实现串并转换，使得ADC采样后的信号成为依时序排序的4N路数据，其与4N个并行的由本地数字频率综合器产生的信号相乘实现数字混频；混频后同相分量和正交分量各4N路数据，经过多相滤波得到同相和正交的基带信号。采用本发明的上述数字下变频方法，通过对信号的并行处理，得到同相和正交的基带信号，实现了高数据速率，特别是达到2Gsps信号速率的下变频处理。
文档编号H03D7/00GK101707473SQ20091019636
公开日2010年5月12日 申请日期2009年9月25日 优先权日2009年9月25日
发明者何浩, 吴亚军, 张秀忠, 项英 申请人:中国科学院上海天文台