专利名称：互阻抗放大器的制作方法
技术领域：
本发明主要涉及一种互阻抗放大器。
背景技术：
互阻抗放大器能够用于把输入电流信号转换为输出电压信号。互阻抗放大器是具 有转换增益、即k = V。ut/Iin (伏特/安培)的互阻抗的有源电路。其中，Iin表示输入电流 信号的强度，Vout表示输出电压信号的强度。在理想状态下，互阻抗放大器具有较低的输入 阻抗(例如等于0的输入阻抗)。在互阻抗放大器的几种实际应用中，要求该互阻抗放大器能够以多个速率(例如 lGb/sec或lOGb/sec)工作。以多个速率工作的(多速率)现有互阻抗放大器，通过改变该 互阻抗放大器中的一个以上的阻抗，能够切换多个速率的转换。通常，使用互阻抗放大器的 信号路径内的开关(与互阻抗放大器内的电阻元件串联的开关)变更阻抗，并进行多个速 率间的切换。作为一例，以往的多速率互阻抗放大器具有包括与第1电阻串联的晶体管的反馈 副电路。晶体管与第1电阻的串联电路能够与第2电阻并联连接。在现有的多速率互阻抗 放大器中，从第1速率转换为第2速率的切换包括把晶体管设为工作状态或非工作状态，并 变更反馈副电路的等效阻抗的情况。
发明内容
在本说明书中说明的本发明的一个方面能够通过集成电路实施。该集成电路具有 包括第1级联放大器的第1互阻抗放大器、和包括第2级联放大器的第2互阻抗放大器。第 2级联放大器和第1级联放大器共用输入晶体管元件。第1级联放大器与将第1互阻抗放 大器设置为非工作状态的一个以上的第1开关连接，第2级联放大器与将第2互阻抗放大 器设置为非工作状态的一个以上的第2开关连接。与一个以上的第1开关及一个以上的第 2开关连接的控制逻辑电路，将第1互阻抗放大器和第2互阻抗放大器中的至少一方设置为 非工作状态。本方面的其他实施方式包括对应的系统。这些实施方式及其他实施方式可以包括下述特征中的任意一个以上的特征。第1 级联放大器包括具有第1阻抗的第1电阻元件，第2级联放大器包括具有第2阻抗的第2 电阻元件。第2阻抗与第1阻抗不同。该电路还包括输出副电路，该输出副电路与第1互 阻抗放大器的输出连接，并与第2互阻抗放大器的输出连接。第1互阻抗放大器和第2互 阻抗放大器共用共同的输出。另外，在本说明书中说明的本发明的其他方面能够通过集成电路实施。该集成电 路具有第1互阻抗放大器，包括输入晶体管元件和与所述输入晶体管元件级联连接的第 1晶体管元件；和第2互阻抗放大器，包括所述输入晶体管元件和与所述输入晶体管元件级 联连接的第2晶体管元件。本方面的其他实施方式包括对应的系统。这些实施方式及其他实施方式可以包括下述特征中的任意一个以上的特征。第1互阻抗放大器还包括将该第1互阻抗放大器设置为非工作状态的一个以上的第1开关。第 2互阻抗放大器还包括将该第2互阻抗放大器设置为非工作状态的一个以上的第2开关。 控制逻辑电路与第1晶体管元件及一个以上的第1开关、第2晶体管元件及一个以上的第2 开关连接，该控制逻辑电路将第1互阻抗放大器和第2互阻抗放大器中的至少一方设置为 非工作状态。第1互阻抗放大器的多个第1电路元件使用某种布局相连接，第2互阻抗放大器 的多个第2电路元件使用相同的布局相连接。第1互阻抗放大器包括具有第1阻抗的第1 电阻元件，第2互阻抗放大器包括具有第2阻抗的第2电阻元件。第2阻抗与第1阻抗不 同。该电路还包括输出副电路，该输出副电路与第1互阻抗放大器的输出连接，并与第2互 阻抗放大器的输出连接。第1互阻抗放大器和第2互阻抗放大器共用共同的输出。另外，在本说明书中说明的本发明的其他方面能够通过集成电路实施，该集成电 路具有第1互阻抗放大器，将电流信号转换为在输出侧生成的第1电压信号；和第2互阻 抗放大器，将电流信号转换为在相同输出侧生成的第2电压信号。第1互阻抗放大器包括 将该第1互阻抗放大器设置为非工作状态的一个以上的第1开关。第2互阻抗放大器包括 将该第2互阻抗放大器设置为非工作状态的一个以上的第2开关，与一个以上的第1开关 及一个以上的第2开关连接的控制逻辑电路，将第1互阻抗放大器和第2互阻抗放大器中 的至少一方设置为非工作状态。本方面的其他实施方式包括对应的系统。这些实施方式及其他实施方式可以包括下述特征中的任意一个以上的特征。第1 互阻抗放大器的多个第1电路元件使用某种布局相连接，第2互阻抗放大器的多个第2电 路元件使用相同的布局相连接。第1互阻抗放大器包括具有第1阻抗的第1电阻元件，第 2互阻抗放大器包括具有第2阻抗的第2电阻元件。第2阻抗与第1阻抗不同。另外，在本说明书中说明的本发明的其他特征能够通过一种系统来实施，该系统 包括提供电流信号的电流源；和将该电流信号转换为电压信号的集成电路。该集成电路 具有包括第1级联放大器的第1互阻抗放大器；和包括第2级联放大器的第2互阻抗放大 器。第2级联放大器和第1级联放大器共用输入晶体管元件。第1级联放大器与将第1互 阻抗放大器设置为非工作状态的一个以上的第1开关连接，第2级联放大器与将第2互阻 抗放大器设置为非工作状态的一个以上的第2开关连接，与一个以上的第1开关及一个以 上的第2开关连接的控制逻辑电路，将第1互阻抗放大器和第2互阻抗放大器中的至少一 方设置为非工作状态。本方面的其他实施方式包括对应的集成电路。另外，在本说明书中说明的本发明的其他方面能够通过集成电路实施。该集成电 路具有将电流信号转换为第1电压信号的第1互阻抗放大器。第1互阻抗放大器包括输入 晶体管元件、第1晶体管元件、第1电阻元件、第2晶体管元件和第3晶体管元件。输入晶 体管元件接收电流信号。第1晶体管元件与输入晶体管元件级联连接。第1电阻元件具有 第1端部和第2端部。第1电阻元件的第1端部与第1晶体管元件的集电极连接。第2晶 体管元件的漏极与第1晶体管元件的集电极连接。第2晶体管元件的源极接地。第3晶体 管元件的漏极与第1电阻元件的第2端部连接。在第1晶体管元件和第3晶体管元件为工 作状态、第2晶体管元件为非工作状态时，第1互阻抗放大器处于工作状态。该集成电路还具有将电流信号转换为第2电压信号的第2互阻抗放大器。第2互 阻抗放大器包括所述输入晶体管元件、第4晶体管元件、第2电阻元件、第5晶体管元件和第6晶体管元件。第4晶体管元件与输入晶体管元件级联连接。第2电阻元件具有第1端 部和第2端部。第2电阻元件的第1端部与第4晶体管元件的集电极连接。第5晶体管元 件的漏极与第4晶体管元件的集电极连接。第5晶体管元件的源极接地。第6晶体管元件 的漏极与第2电阻元件的第2端部连接。在第4晶体管元件和第6晶体管元件为工作状态、 第5晶体管元件为非工作状态时，第2互阻抗放大器处于工作状态。本方面的其他实施方式包括对应的系统。这些实施方式及其他实施方式可以包括下述特征中的任意一个以上的特征。第1 电阻元件具有第1阻抗，第2电阻元件具有第2阻抗，第2阻抗与第1阻抗不同。该电路还 包括输出副电路，该输出副电路与第1互阻抗放大器的输出连接，并与第2互阻抗放大器的 输出连接。第1互阻抗放大器和第2互阻抗放大器共用共同的输出。另外，在本说明书中说明的本发明的其他方面能够通过互阻抗放大器实施。互阻 抗放大器包括第1级联放大器、第2级联放大器、一个以上的第1开关、一个以上的第2开 关和控制逻辑电路。一个以上的第1开关设置于第2级联放大器的信号路径的外部。一个 以上的第1开关与第1级联放大器连接，将该第1级联放大器设置为非工作状态。一个以 上的第2开关设置于第1级联放大器的信号路径的外部。一个以上的第2开关与第2级联 放大器连接，将该第2级联放大器设置为非工作状态。控制逻辑电路与一个以上的第1开 关及一个以上的第2开关连接，将第1级联放大器和第2级联放大器中的至少一方设置为 非工作状态。本方面的其他实施方式包括对应的集成电路和系统。这些实施方式及其他实施方式可以包括下述特征中的任意一个以上的特征。第1 级联放大器包括输入晶体管元件、和与该输入晶体管元件级联连接的第1晶体管元件。第 2级联放大器包括所述输入晶体管元件、和与该输入晶体管元件级联连接的第2晶体管元 件。另外，在本说明书中说明的本发明的其他方面能够通过集成电路实施。该集成电 路包括具有输入晶体管元件的第1互阻抗放大器；共用该输入晶体管元件的第2互阻抗 放大器；一个以上的第1开关；一个以上的第2开关；和控制逻辑电路。一个以上的第1开 关设置于第2互阻抗放大器的信号路径的外部，将该第1互阻抗放大器设置为非工作状态。 第1互阻抗放大器包括所述一个以上的第1开关。一个以上的第2开关设置于第1互阻抗 放大器的信号路径的外部，将该第2互阻抗放大器设置为非工作状态。第2互阻抗放大器 包括所述一个以上的第2开关。控制逻辑电路与一个以上的第1开关及一个以上的第2开 关连接，将第1互阻抗放大器和第2互阻抗放大器中的至少一方设置为非工作状态。本方 面的其他实施方式包括对应的系统。这些实施方式及其他实施方式可以包括下述特征中的任意一个以上的特征。该电 路还包括第3互阻抗放大器及一个以上的第3开关。第3互阻抗放大器共用所述输入晶体 管元件。一个以上的第3开关设置于第1互阻抗放大器和第2互阻抗放大器的信号路径的 外部，将第3互阻抗放大器设置为非工作状态。第3互阻抗放大器包括一个以上的第3开 关。控制逻辑电路还与一个以上的第3开关连接，将第1互阻抗放大器、第2互阻抗放大器、 第3互阻抗放大器中的至少一方设置为非工作状态。本发明的实施方式具有以下优点。包括两个以上的互阻抗放大器的集成电路，能 够提高有关该集成电路的变更(例如设计模式和优化)的灵活性。例如，能够降低及/或排除互阻抗放大器的阻抗的变化对集成电路中的其他互阻抗放大器的影响，并能够分别改 变互阻抗放大器的阻抗。作为其他示例，能够降低及/或排除互阻抗放大器的晶体管尺寸 的变化对集成电路中的其他互阻抗放大器的影响，并能够分别改变互阻抗放大器的晶体管 尺寸。另外，通过在集成电路的互阻抗放大器(例如多速率互阻抗放大器)的信号路径 的外部设置开关，能够降低处于工作状态的互阻抗放大器内的寄生阻抗和寄生电容，由此 能够提高集成电路的性能。通过降低寄生阻抗，(例如对于工艺变动、电压变动、温度变动) 能够提高处于工作状态的互阻抗放大器内的阻抗的精度，由此能够提高处于工作状态的互 阻抗放大器的精度。在与互阻抗放大器级联连接、即使用级联连接放大器时，这些优点得到 进一步提高。并且，通过降低处于工作状态的互阻抗放大器的输入侧及/或输出侧的寄生 电容，能够改善工作状态下的互阻抗放大器的工作、尤其是快速时的工作(例如，降低寄生 振动，增加频带宽度)。本发明的一个以上的实施方式的具体情况记述在附图和下面的说明中。本发明的 其他特征、方面和优点可根据该说明、附图及权利要求书进一步明确。
图IA是以第1速率工作的互阻抗放大器的示例的框图。图IB是以第2速率工作的互阻抗放大器的示例的框图。图2A是互阻抗放大器的示例的简要电路图。图2B是还与输出副电路连接的图2所示的互阻抗放大器的简要电路图。图3是光检测系统的示例的框图。
具体实施例方式以下，在附图中，利用相同的标号和记号表示相同的要素。电流电压转换器能够把输入电流信号转换为输出电压信号。在需要提高灵敏度和 频带宽度的应用中，利用互阻抗放大器能够把输入电流信号转换为输出电压信号。例如，光 学检测系统(例如光检测系统)中使用互阻抗放大器能够检测低能级的光。图IA和图IB分别是以第1速率和第2速率工作的互阻抗放大器的示例的框图。如图IA所示，集成电路100 (例如多速率互阻抗放大器)具有第1互阻抗放大器 110和第2互阻抗放大器120。(如实线所示)在处于工作状态时，第1互阻抗放大器110 转换集成电路100的输入端子接收的电流信号，在集成电路100的第1输出端子处生成第1 电压信号。在第1互阻抗放大器Iio处于工作状态时，可以把第2互阻抗放大器120设为 非工作状态(如虚线所示)。处于非工作状态的互阻抗放大器不在输出端子处产生电压信 号。如图IB所示，(如实线所示)在处于工作状态时，第2互阻抗放大器120能够把电 流信号转换为第2电压信号。第2电压信号能够在集成电路100的第2输出端子处生成。 在一些实施方式中，集成电路100具有一个(共同的)输出端子。例如，能够将第1互阻抗 放大器110的输出端子与输出副电路连接，将第2互阻抗放大器120的输出端子与该输出 副电路连接。能够把输出副电路的一个输出端子作为集成电路的共同的输出端子。
第1互阻抗放大器110和第2互阻抗放大器120能够应对各种用途。在这些实施 方式和其他实施方式中，能够把集成电路100设为多速率互阻抗放大器，第1互阻抗放大 器110能够以第1速率(例如10Gb/sec)生成第1电压信号，第2互阻抗放大器能够以第 2速率(例如lGb/sec)生成第2电压信号。也可以实现为其他实施方式。例如，能够将第 1互阻抗放大器Iio和第2互阻抗放大器120构成为其他模式，即，使它们构成为不同的增 益(例如电流-电压放大)、不同的频带宽度、不同的精度(例如在细微/低速工作用途中 提高的线性或稳定性，在粗糙/高速工作用途中降低的线性或稳定性)、以及不同的噪声灵 敏度。使集成电路100包含互阻抗放大器的这些结构和其他结构的各种组合，能够进行 需要各种模式的各种应用之间的切换。在一些实施方式中，集成电路100包括多于两个的 互阻抗放大器。各个互阻抗放大器能够把电流信号转换为对应的电压信号。图2A是集成电路200的示例的简要电路图。在该示例的实施方式中，集成电路200 是多速率互阻抗放大器，包括第1互阻抗放大器210和第2互阻抗放大器250。如该第1互 阻抗放大器210的电路元件附带的末尾的“10G”所示，第1互阻抗放大器210能够以IOGb/ sec工作。如该第2互阻抗放大器250的电路元件附带的末尾的“ 1G”所示，第2互阻抗放 大器250能够以lGb/sec工作。集成电路200具有输入端子202、第1输出端子204和第2 输出端子206。在一些实施方式中，能够将第1输出端子204和第2输出端子206与输出副 电路连接。第1互阻抗放大器210包括第1级联放大器。第1级联放大器包括输入晶体管元 件QO (例如npn双极接合型晶体管)、第1晶体管元件Q1_10G(例如npn双极接合型晶体 管)、第1电阻元件RL_10G。QO的基极与输入端子202连接，QO的发射极与接地。Q1_10G 在节点B与QO级联连接。如图2A所示，Q1_10G的发射极与QO的集电极连接。Q1_10G的集电极还与第2晶体管元件SW2_10G(例如CMOS开关)的漏极连接。 SW2_10G的源极接地。SW2_10G的漏极、Q1_10G的集电极与第3晶体管元件Q2_10G(npn双 极接合型晶体管)连接，具体地讲，与Q2_10G的基极连接。Q2_10G的发射极在节点Dl进一 步与第4晶体管元件Q3_10G(例如npn双极接合型晶体管)的集电极连接。节点Dl与第 1输出端子204连接。Q3_10G的发射极接地。在一些实施方式中，Q3_10G的集电极与接地 的电阻元件连接。另外，Q1_10G的集电极与RL_10G的第1端部连接。RL_10G的第2端部与第5晶 体管元件SW1_10G(另一 CMOS开关)连接。具体地讲，RL_10G的第2端部与SW1_10G的漏 极连接。SW1_10G的源极与电源(例如Vdd彡3. 3V)和Q2_10G的集电极连接。第1互阻抗放大器210还包括第1反馈副电路。第1反馈副电路包括反馈电阻元 件RF_10G。RF_10G的第1端部例如在节点Dl与第1输出端子204连接。RF_10G的第2端 部例如在节点A与集成电路200的输入端子202连接。在一些实施方式中，RF_10G可以与 电容元件CF_10G并联连接。CF_10G能够补偿输入电流源(例如与输入端子202连接的光 电二极管)的电容，例如以较高的增益降低集成电路200的不稳定性。例如，在比特错误率(BER)约为10_12、输入灵敏度约为20 μ A的应用中，能够把 RF_10G的值设为0. 2ΚΩ IK Ω的范围，把CF_10G的值设为OF IOfF的范围，把RL_10G 的值设为150 Ω 300 Ω。
晶体管元件使用例如Q1_10G、Q3_10G、Sffl_10G和SW2_10G，能够把第1互阻抗放 大器210设为工作状态和非工作状态。控制逻辑电路260能够与这些晶体管元件的栅极及 /或基极连接，使用该控制逻辑电路260，能够把Q1_10G、Q3_10G、Sffl_10G和SW2_10G设为 工作状态和非工作状态。通过把第1级联放大器设为工作状态和非工作状态，能够把第1 互阻抗放大器210设为工作状态和非工作状态。把第1互阻抗放大器210设为工作状态，包括把Q1_10G设为工作状态、把Q3_10G 设为工作状态、把SW1_10G设为工作状态、把SW2_10G设为非工作状态。把SW1_10G设为工作状态(例如，设为“0N(导通)，，或闭合PMOS开关)，包括向 SW1_10G的栅极提供低电压(例如0V)的情况。把SW1_10G设为非工作状态，包括向SW1_10G 的栅极提供高电压(例如Vdd)的情况。在SW1_10G处于工作状态时，Sffl_10G能够有效地 向第1互阻抗放大器210提供电力。在理想状态下，SW1_10G应该具有尽可能低的阻抗(例 如低寄生阻抗)，并具有尽可能高的电容(例如平滑用)。因此，在一些实施方式中，能够根 据模(Die)上的空间制约，把SW1_10G选择为尽可能大的晶体管元件。把SW2_10G设为非工作状态，包括向SW2_10G的栅极提供低电压(例如0V)的情 况。把SW2_10G设为工作状态，包括向SW2_10G的栅极提供高电压(例如Vdd V)的情况。 在SW2_10G处于非工作状态时(例如NMOS开关截止(OFF)或处于断开状态)，大地不与节 点Cl电连接。在理想状态下，SW2_10G应该具有尽可能低的电容(例如低寄生电容)。在 SW1_10G处于非工作状态时，电流不流经SW2_10G。因此，SW2_10G的寄生阻抗的影响被降 低或被排除。在一些实施方式中，SW2_10G可以选择尽可能小的晶体管元件。在SW1_10G处于工作状态、SW2_10G处于非工作状态时，由电源产生的电流流经 RL_10G,向节点Cl提供电压。把Q1_10G设为工作状态，包括向Q1_10G的基极提供高电压 (例如1.2V)的情况。并且，把Q1_10G设为非工作状态，包括向Q1_10G的基极提供低电压 (例如0V)的情况。此外，Q3_10G通过向该Q3_10G的基极提供高电压而处于工作状态，通过向该 Q3_10G的基极提供低电压而处于非工作状态。在一些实施方式中，高电压能够由与Q3_10G 的基极连接的偏置电路(例如电流镜)提供。能够选择高电压和低电压，以便Q3_10G向 Q2_10G提供合适的电流偏置。通过把Q1_10G设为工作状态、把SW1_10G设为工作状态、把SW2_10G设为非工作 状态、把Q3_10G设为工作状态，第1互阻抗放大器210处于工作状态。工作状态下的第1互 阻抗放大器210以第1速率把在节点A接收的输入电流信号转换为第1输出端子204的输 出电压信号。在节点Cl和节点Dl形成电压。节点Dl的电压表示以第1速率从输入电流 信号转换过来的输出电压信号。把第1互阻抗放大器210设为非工作状态，包括把Q1_10G 设为非工作状态、把SW1_10G设为非工作状态、把SW2_10G设为工作状态、把Q3_10G设为非 工作状态的情况。通过把Q1_10G设为非工作状态、把SW1_10G设为非工作状态、把SW2_10G 设为工作状态、把Q3_10G设为非工作状态，节点Cl接地，在节点Dl能够获得高阻抗(大于 100 Ω)。在一些应用中，能够使用与第1互阻抗放大器210的电路元件相同的布局构成第 2互阻抗放大器250的电路元件。第2互阻抗放大器250包括第2级联放大器。第2级联放大器包括输入晶体管元件QO (例如与第1级联放大器共用Q0)、第6晶体管元件Q1_1G (例如npn双极接合型晶体 管)、和第2电阻元件RL_1G。RL_1G具有与RL_10G的阻抗不同的阻抗，应该注意到能够使 第2互阻抗放大器250以第2速率工作。基于相同的理由，RF_1G和CF_1G也分别具有与 RF_10G和CF_10G不同的阻抗和电容值。Q1_1G在节点B与QO级联连接。如图2A所示， Q1.1G的发射极与QO的集电极连接。Q1_1G的集电极与第7晶体管元件SW2_1G(例如CMOS开关)的漏极连接。SW2_1G 的源极接地。SW2_1G的漏极、Q1_1G的集电极还与第8晶体管元件Q2_1G(例如npn双极接 合型晶体管)连接，具体地讲，与Q2_1G的基极连接。Q2_1G的发射极在第2输出端子206 与第9晶体管元件Q3_1G(例如npn双极接合型晶体管)的集电极连接。Q3_1G的发射极接 地。在一些实施方式中，Q3_1G的发射极与连接大地的电阻元件连接。另外，Q1_1G的集电极与RL_1G的第1端部连接。RL_1G的第2端部与第10晶体 管元件SW1_1G(例如另一 CMOS开关)。具体地讲，RL_1G的第2端部与SW1_1G的漏极连 接。SW1_1G的源极还与电源(例如Vdd)和Q2_1G的集电极连接。第2互阻抗放大器250还包括第2反馈副电路。第2反馈副电路包括反馈电阻元 件RF_1G。RF_1G的第1端部与第2输出端子206连接。RF_1G的第2端部例如在节点A与 集成电路200的输入端子202连接。在一些实施方式中，RF_1G能够与电容元件CF_1G并 联连接。使用CF_1G能够补偿输入电流源的电容，例如以较高的增益降低集成电路200的 不稳定性。例如，在比特错误率(BER)约为10_12、输入灵敏度约为4μ A的应用中，能够把 RF_1G设为2ΚΩ 3ΚΩ的范围，把CF_1G的值设为OF IOfF的范围，把RL_1G的值设为 0. 5Ω 2ΚΩ的范围。晶体管元件使用例如Q1_1G、Q3_1G、SW1_1G和SW2_1G，能够把第2互阻抗放大器 250设为工作状态和非工作状态。控制逻辑电路260能够与这些晶体管元件的栅极及/或 基极连接，使用该控制逻辑电路260能够把Q1_1G、Q3_1G、SW1_1G和SW2_1G设为工作状态 和非工作状态，由此能够把第2级联放大器设为工作状态和非工作状态。通过把第2级联 放大器设为工作状态和非工作状态，能够把第2互阻抗放大器250设为工作状态和非工作 状态。把第2互阻抗放大器250设为工作状态，包括把Q1_1G设为工作状态、把Q3_1G设 为工作状态、把SW1_1G设为工作状态、把SW2_1G设为非工作状态的情况。把SW1_1G设为工作状态(例如，设为“ON”或闭合PMOS开关)，包括向SW1_1G的栅 极提供低电压(例如0V)的情况。把SW1_1G设为非工作状态，包括向SW1_1G的栅极提供高 电压(例如Vdd)的情况。在SW1_1G处于工作状态时，SW1_1G能够有效地向第2互阻抗放 大器250提供电力。在理想状态下，SW1_1G应该具有尽可能低的阻抗(例如低寄生阻抗)， 并具有尽可能高的电容。因此，在一些实施方式中，能够根据模上的空间制约，把SW1_1G选 择为尽可能大的晶体管元件。把SW2_1G设为非工作状态，包括向SW2_1G的栅极提供低电压(例如0V)的情况。 把SW2_1G设为工作状态，包括向SW2_1G的栅极提供高电压(例如Vdd)的情况。在SW2_1G 处于非工作状态时(例如把NMOS设为“Off”或设为断开状态)，大地不与节点C2电连接。 在理想状态下，SW2_1G应该具有尽可能低的电容(例如低寄生电容)。在SW1_1G处于非工作状态时，电流不流经SW2_1G。因此，SW2_1G的寄生阻抗的影响被降低或被排除。SW2_1G 能够选择尽可能小的晶体管元件。在SW1_1G处于工作状态、SW2_1G处于非工作状态时，由电源产生的电流流经 RL_1G，向节点C2提供电压。把Q1_1G设为工作状态，包括向Q1_1G的基极提供高电压(例 如1.2V)的情况。并且，把Q1_1G设为非工作状态，包括向Q1_1G的基极提供低电压(例如 0V)的情况。另外，Q3_1G通过向该Q3_1G的基极提供高电压而处于工作状态，通过向该Q3_1G 的基极提供低电压而处于非工作状态。在一些实施方式中，高电压能够由与Q3_1G的基极 连接的偏置电路(例如电流镜)提供。能够选择高电压和低电压，以便Q3_1G向Q2_1G提 供合适的电流偏置。通过把Q1_1G设为工作状态、把SW1_1G设为工作状态、把SW2_1G设为非工作状 态、把Q3_1G设为工作状态，第2互阻抗放大器250处于工作状态。工作状态下的第2互阻 抗放大器250以第2速率把在节点A接收的输入电流信号转换为第2输出端子206的输出 电压信号。在节点C2和节点D2形成电压。节点D2的电压表示以第2速率从输入电流信 号转换过来的输出电压信号。把第2互阻抗放大器250设为非工作状态，包括把Q1_1G设 为非工作状态、把SW1_1G设为非工作状态、把SW2_1G设为工作状态、把Q3_1G设为非工作 状态的情况。通过把Q1_1G设为非工作状态、把SW1_1G设为非工作状态、把SW2_1G设为 工作状态、把Q3_1G设为非工作状态，节点C2接地，在节点D2能够获得高阻抗(例如大于 100 Ω)。使用上述规则的示例，控制逻辑电路260能够用于把第1互阻抗放大器210设为 工作状态、把第2互阻抗放大器250设为非工作状态。结果，集成电路200以第1速率把输 入电流信号转换为输出电压信号。并且，使用控制逻辑电路260，能够把第1互阻抗放大器 210设为非工作状态、把第2互阻抗放大器250设为工作状态。结果，集成电路200以第2 速率把输入电流信号转换为输出电压信号。如图2A所示，用于把第1互阻抗放大器210和第2互阻抗放大器250设为工作状 态和非工作状态的晶体管元件，能够在第1互阻抗放大器210和第2互阻抗放大器250之 间切换集成电路200 (例如第1速率与第2速率之间的切换)，这些晶体管元件设在要控制 的对应的互阻抗放大器的内部。即，用于控制第1互阻抗放大器210 (例如设为工作状态和 非工作状态)的晶体管元件，设在第2互阻抗放大器250的信号路径的外部。另外，用于控 制第2互阻抗放大器250的晶体管元件，设在第1互阻抗放大器210的信号路径的外部。第1互阻抗放大器210与第2互阻抗放大器250之间的切换，能够在集成电路200 的节点B有效产生。在第1互阻抗放大器210处于非工作状态时(Q1_10G处于非工作状 态)，由节点A处的输入电流信号产生的信号，通过节点B流向第2互阻抗放大器250。在 第2互阻抗放大器250处于非工作状态时(Q1_1G处于非工作状态)，由节点A处的输入电 流信号产生的信号，通过节点B流向第1互阻抗放大器210。如上所述，晶体管元件具有固有的(例如寄生)阻抗和电容。用于把第1互阻抗 放大器210和第2互阻抗放大器250中的至少一方设为非工作状态的晶体管元件，设在集 成电路200的处于工作状态的副电路(例如第1互阻抗放大器210)的信号路径的外部，所 以能够降低或排除由于非工作状态下的副电路(例如第2互阻抗放大器250)的寄生阻抗和寄生电容所产生的对工作状态下的副电路的影响。图2B是还与输出副电路270连接的图2A中的互阻抗放大器的简要电路图。输出 副电路270包括晶体管元件Q4_10G、晶体管元件Q5_10G、晶体管元件Q4_1G和晶体管元件 Q5_1G。Q4_10G和Q5_10G能够按照图2B所示构成，能够与Q2_10G和Q3_10G同样地按照上 面所述地进行工作。同样，Q4_1G和Q5_1G能够按照图2B所示构成，能够与Q2_1G和Q3_1G 同样地按照上面所述地进行工作。结果，在把第1互阻抗放大器210设为工作状态时，能够 把电流信号转换为第1电压信号并在节点D1’处生成。另外，在把第2互阻抗放大器250 设为工作状态时，能够把电流信号转换为第2电压信号并在节点D2’处生成。节点D1’和 节点D2’与共同输出端子275连接。能够把该共同输出端子275作为集成电路200的输出 端子。图3是光检测系统300的示例的框图。系统300例如能够在光通信系统的各种应 用中使用。系统300具有光检测器310、互阻抗放大器320 (例如集成电路200)和限幅放大 器 330 ο光检测器310例如可以是光电二极管。光电二极管能够接收光子，并生成与其对 应的电流信号(例如光电流)。互阻抗放大器320接收电流信号，并能够以例如多个速率中 的一个速率把该电流信号转换为电压信号。在一些实施方式中，互阻抗放大器320与进一 步处理输出的其他步骤(Stage)连接。限幅放大器330接收电压信号，例如使该电压信号 衰减，能够保护系统300后面的步骤不遭受输入过载。上述的结构及技术能够在各种电子电路应用中使用。例如，能够使用集成电路200 检测存储在存储器中的比特的值。另外，在信号路径的外部配置开关，比较适合用于多个发 生器(Generator)、转换器及负荷之间的切换。另外，也能够实现其他用途。本发明的实施方式具有以下优点(例如⑴ (7)的优点)。如上所述，集成电路包括共用输入晶体管元件的两个以上的互阻抗放大器(例 如第1互阻抗放大器、第2互阻抗放大器)，及/或，与一个以上的互阻抗放大器连接且把两 个互阻抗放大器中至少一方设为非工作状态的控制逻辑电路。因此，(1)包括两个以上的 互阻抗放大器的集成电路，能够提高有关该集成电路的变更(例如设计模式和优化)的灵 活性。例如，能够分别变更互阻抗放大器的阻抗，并降低及/或排除该变更对集成电路中的 其他互阻抗放大器的影响。作为其他示例，能够分别变更互阻抗放大器的晶体管尺寸，降低 及/或排除该变更对集成电路中的其他互阻抗放大器的影响。另外，能够把级联连接即级联放大器用于互阻抗放大器。因此，(2)能够降低处于 工作状态的互阻抗放大器内的寄生阻抗和寄生电容，由此能够提高集成电路的性能。并且， (3)通过降低寄生阻抗，(例如对于工艺变动、电压变动、温度变动)能够提高处于工作状态 的互阻抗放大器内的阻抗的精度，由此能够提高处于工作状态的互阻抗放大器的精度。并 且，(4)通过在处于工作状态的互阻抗放大器的输入和输出之间降低寄生电容，能够改善工 作状态下的互阻抗放大器的工作、尤其是快速时的工作(例如，降低寄生振动，增加频带宽 度)。另外，第1互阻抗放大器的第1级联放大器包括具有第1阻抗的第1电阻元件，第 2互阻抗放大器的第2级联放大器包括具有第2阻抗的第2电阻元件。(5)该实施方式展示了与集成电路的变更相关的更多的灵活性。另外，集成电路还包括与第1互阻抗放大器的输出以及第2互阻抗放大器的输出 连接的输出副电路。并且，第1互阻抗放大器和第2互阻抗放大器能够共用共同的输出。 在这些实施方式及其他实施方式中，(6)能够根据集成电路的预期用途接合互阻抗放大器 210的各个输出。并且，第1互阻抗放大器的多个第1电路元件使用某种布局相连接，第2互阻抗 放大器的多个第2电路元件使用相同的布局相连接。在这些实施方式及其他实施方式中， (7)具有使用相同布局的多个互阻抗放大器210的集成电路，能够进一步降低寄生电容，由 此能够提高集成电路的性能。以上说明了本发明的多个实施方式。但是，应理解为在不脱离本发明的精神和范 围的情况下能够实现各种变更。例如，集成电路200可以包括两个以上的互阻抗放大器(例 如，第1、第2和第3互阻抗放大器)。例如，也可以在第1互阻抗放大器210和第2互阻抗 放大器250的信号路径的外部设置一个以上的开关，把第3互阻抗放大器设为非工作状态， 该第3互阻抗放大器也可以包括这些一个以上的开关。另外，也可以使控制逻辑电路260 还与第3互阻抗放大器的一个以上的开关连接，把第1互阻抗放大器210、第2互阻抗放大 器250和第3互阻抗放大器(未图示)中至少一方设为非工作状态。其他实施方式也在权 利要求书的范围之内。产业上的可利用性如以上说明的那样，根据本发明，能够提供一种在集成电路中把输入电流信号转 换为两个以上的输出电压信号的系统及装置。
权利要求
一种集成电路，具有包括第1级联放大器的第1互阻抗放大器；和包括第2级联放大器的第2互阻抗放大器，所述第2级联放大器和所述第1级联放大器共用输入晶体管元件，所述第1级联放大器与将所述第1互阻抗放大器设置为非工作状态的一个以上的第1开关连接，所述第2级联放大器与将所述第2互阻抗放大器2设置为非工作状态的一个以上的第2开关连接，与所述一个以上的第1开关及所述一个以上的第2开关连接的控制逻辑电路，将所述第1互阻抗放大器和所述第2互阻抗放大器中的至少一方设置为非工作状态。
2.根据权利要求1所述的集成电路，其中，所述第1级联放大器包括具有第1阻抗的第1电阻元件， 所述第2级联放大器包括具有第2阻抗的第2电阻元件， 所述第2阻抗与所述第1阻抗不同。
3.根据权利要求1所述的集成电路，其中，还包括输出副电路，与所述第1互阻抗放大器的输出及所述第2互阻抗放大器的输出 连接。
4.根据权利要求1所述的集成电路，其中，所述第1互阻抗放大器和所述第2互阻抗放大器共用共同的输出。
5.一种集成电路，具有第1互阻抗放大器，包括输入晶体管元件和与所述输入晶体管元件级联连接的 第1晶体管元件；和第2互阻抗放大器，包括所述输入晶体管元件和与所述输入晶体管元件级联连接的第 2晶体管元件。
6.根据权利要求5所述的集成电路，其中，所述第1互阻抗放大器还包括将该第1互阻抗放大器设置为非工作状态的一个以上的 第1开关，所述第2互阻抗放大器还包括将该第2互阻抗放大器设置为非工作状态的一个以上的 第2开关，与所述第1晶体管元件及所述一个以上的第1开关、以及所述第2晶体管元件及所述 一个以上的第2开关连接的控制逻辑电路，将所述第1互阻抗放大器和所述第2互阻抗放 大器中的至少一方设置为非工作状态。
7.根据权利要求5所述的集成电路，其中，所述第1互阻抗放大器的多个第1电路元件使用布局相连接，所述第2互阻抗放大器的多个第2电路元件使用相同的所述布局相连接，所述第1互阻抗放大器包括具有第1阻抗的第1电阻元件，所述第2互阻抗放大器包括具有第2阻抗的第2电阻元件，所述第2阻抗与所述第1阻抗不同。
8.根据权利要求5所述的集成电路，其中，还包括输出副电路，与所述第1互阻抗放大器的输出及所述第2互阻抗放大器的输出 连接。
9.根据权利要求5所述的集成电路，其中，所述第1互阻抗放大器和所述第2互阻抗放大器共用共同的输出。
10.一种集成电路，具有第1互阻抗放大器，将电流信号转换为在输出侧生成的第1电压信号；和 第2互阻抗放大器，将所述电流信号转换为在相同的所述输出侧生成的第2电压信号， 所述第1互阻抗放大器包括将该第1互阻抗放大器设置为非工作状态的一个以上的第 1开关，所述第2互阻抗放大器包括将该第2互阻抗放大器设置为非工作状态的一个以上的第 2开关，与所述一个以上的第1开关及所述一个以上的第2开关连接的控制逻辑电路，将所述 第1互阻抗放大器和所述第2互阻抗放大器中的至少一方设置为非工作状态。
11.根据权利要求10所述的集成电路，其中，所述第1互阻抗放大器的多个第1电路元件使用布局相连接，所述第2互阻抗放大器的多个第2电路元件使用相同的所述布局相连接，所述第1互阻抗放大器包括具有第1阻抗的第1电阻元件，所述第2互阻抗放大器包括具有第2阻抗的第2电阻元件，所述第2阻抗与所述第1阻抗不同。
12.—种系统，包括提供电流信号的电流源和将所述电流信号转换为电压信号的集成 电路，所述集成电路具有包括第1级联放大器的第1互阻抗放大器；和 包括第2级联放大器的第2互阻抗放大器， 该第2级联放大器和该第1级联放大器共用输入晶体管元件， 所述第1级联放大器与将所述第1互阻抗放大器设置为非工作状态的一个以上的第1 开关连接，所述第2级联放大器与将所述第2互阻抗放大器设置为非工作状态的一个以上的第2 开关连接，与所述一个以上的第1开关及所述一个以上的第2开关连接的控制逻辑电路，将所述 第1互阻抗放大器和所述第2互阻抗放大器中的至少一方设置为非工作状态。
13.一种集成电路，具有将电流信号转换为第1电压信号的第1互阻抗放大器；和 将所述电流信号转换为第2电压信号的第2互阻抗放大器， 所述第1互阻抗放大器包括 接收所述电流信号的输入晶体管元件； 与所述输入晶体管元件级联连接的第1晶体管元件；第1电阻元件，具有第1端部和第2端部，该第1端部与所述第1晶体管元件的集电极 连接；第2晶体管元件，其漏极与所述第1晶体管元件的所述集电极连接，其源极接地；和第3晶体管元件，其漏极与所述第1电阻元件的所述第2端部连接， 在所述第1晶体管元件和所述第3晶体管元件为工作状态、所述第2晶体管元件为非 工作状态时，所述第1互阻抗放大器处于工作状态， 所述第2互阻抗放大器包括 接收所述电流信号的所述输入晶体管元件； 与所述输入晶体管元件级联连接的第4晶体管元件；第2电阻元件，具有第1端部和第2端部，该第1端部与所述第4晶体管元件的集电极 连接；第5晶体管元件，其漏极与所述第4晶体管元件的所述集电极连接，其源极接地；和 第6晶体管元件，其漏极与所述第2电阻元件的所述第2端部连接， 在所述第4晶体管元件和所述第6晶体管元件为工作状态、所述第5晶体管元件为非 工作状态时，所述第2互阻抗放大器处于工作状态。
14.根据权利要求13所述的集成电路，其中， 所述第1电阻元件具有第1阻抗，所述第2电阻元件具有第2阻抗， 所述第2阻抗与所述第1阻抗不同。
15.根据权利要求13所述的集成电路，其中，还包括输出副电路，与所述第1互阻抗放大器的输出及所述第2互阻抗放大器的输出 连接。
16.根据权利要求13所述的集成电路，其中，所述第1互阻抗放大器和所述第2互阻抗放大器共用共同的输出。
17.—种互阻抗放大器，具有 第1级联放大器；第2级联放大器；一个以上的第1开关，设置于所述第2级联放大器的信号路径的外部，并与所述第1级 联放大器连接，以将该第1级联放大器设置为非工作状态；一个以上的第2开关，设置于所述第1级联放大器的信号路径的外部，并与所述第2级 联放大器连接，以将该第2级联放大器设置为非工作状态；和控制逻辑电路，与所述一个以上的第1开关及所述一个以上的第2开关连接，将所述第 1级联放大器和所述第2级联放大器中的至少一方设置为非工作状态。
18.根据权利要求17所述的互阻抗放大器，其中， 所述第1级联放大器包括输入晶体管元件；和与所述输入晶体管元件级联连接的第1晶体管元件， 所述第2级联放大器包括 所述输入晶体管元件；和与所述输入晶体管元件级联连接的第2晶体管元件。
19.一种集成电路，包括具有输入晶体管元件的第1互阻抗放大器；共用所述输入晶体管元件的第2互阻抗放大器；所述第1互阻抗放大器所包含的一个以上的第1开关，设置于所述第2互阻抗放大器 的信号路径的外部，将所述第1互阻抗放大器设置为非工作状态；所述第2互阻抗放大器所包含的一个以上的第2开关，设置于所述第1互阻抗放大器 的信号路径的外部，将所述第2互阻抗放大器设置为非工作状态；和控制逻辑电路，与所述一个以上的第1开关及所述一个以上的第2开关连接，将所述第 1互阻抗放大器和所述第2互阻抗放大器中的至少一方设置为非工作状态。
20.根据权利要求19所述的集成电路，其中， 还包括共用所述输入晶体管元件的第3互阻抗放大器；和所述第3互阻抗放大器所包含的一个以上的第3开关，设置于所述第1互阻抗放大器 和所述第2互阻抗放大器的信号路径的外部，将所述第3互阻抗放大器设置为非工作状态， 所述控制逻辑电路还与所述一个以上的第3开关连接，将所述第1互阻抗放大器、所述 第2互阻抗放大器、所述第3互阻抗放大器中的至少一方设置为非工作状态。
全文摘要
提供一种在集成电路中将输入电流信号转换为两个以上的输出电压信号的系统及装置。在一个方面，集成电路具有包括第1级联放大器的第1互阻抗放大器、和包括第2级联放大器的第2互阻抗放大器。第2级联放大器和第1级联放大器共用输入晶体管元件。第1级联放大器与将第1互阻抗放大器设置为非工作状态的一个以上的第1开关连接，第2级联放大器与将第2互阻抗放大器设置为非工作状态的一个以上的第2开关连接。与一个以上的第1开关及一个以上的第2开关连接的控制逻辑电路，将第1互阻抗放大器和第2互阻抗放大器中的至少一方设置为非工作状态。
文档编号H03F3/08GK101904090SQ20098000034
公开日2010年12月1日 申请日期2009年5月8日 优先权日2009年1月26日
发明者杨百豪, 梅田大助 申请人:住友电气工业株式会社