切换放大器的制作方法

专利名称：切换放大器的制作方法
技术领域：
本发明的实施例一般而言关于切换放大器驱动器与输出级系统。
背景技术：
一些准则可以用于切换放大器内以产生极高的性能，这在由Briane E.Attwood所 提出标题为「对于极高保真器PWM(等级D)音频放大器最佳化的重要设计参数」的音频工 程协会论文(音频工程协会期刊，1983年11月)中被充分讨论。更重要的准则其中之一是 介于顶端与底端开关之间的精确时间选择需求。否则将在失真(THD)里发生一巨大增加。 这将引起比用最佳化最小时间选择实现的方式更糟的5倍或10倍的失真产物。该所得产 物进一步，特别是在该模拟波形的过零点(zero crossing point)，为一更高阶的产物而且 可能有害音步页(audibly obj ectionable)。另一个问题是，位于送至该输出装置的驱动波形上的时间选择延展可以在某一个 方向而使得该两输出装置可能暂时会在切换转换期间导通。在这种情况下，极高破坏性电 流可能从供电轨(supply rail)经由该半导体装置流动，潜在性地引起故障。这种情形的 一个解决方式在先前提到的Attwood的论文里讨论到，但是这种解决方式需要额外的电感 和二极管并且后续而言并不是一个最佳解决方式。它将会增加成本并且仍然经受时间选择 延展，因此在THD上造成了可能变动的结果，但是并没有缓和该故障机制。它将会用来克服该的前提到的问题，并且减少少于1秒的不匹配延展误差，并且 提供结合了非常良好THD特性的安全操作。在详细讨论本发明的实施例的电路实现方式之前，仍然还有一些经发现有用的本 发明的背景需要考虑。从一个电路的角度来看，在更高的音频功率输出电平(典型地在150 瓦以上)，同极性输出装置典型地提供最好的结果。对该揭露的其余部分而言，该半导体切 换装置将假设为M0SFET，但是该一般原则将施用于其它装置，例如IGBT，但不局限于此。考虑M0SFET装置，全Nch电路结构，例如与整合式Pch/Nch组合相比，将会是一个 比较好的解决方式。这是因为操作在100伏特以上的Pch(P通道)装置并不具有已经可用 的良好切换特性。Pch装置与Nch的配对物相比，有更高的输入电容(Ciss，Crs)以及一更 高的栅极电荷(Qgs)，再加上主体漏极二极管反向恢复时间(Trr)，经考虑对于Pch装置有 更长的反向恢复时间。此外，该Pch装置的“导通”电阻(Rds’ on’)比拥有相似管芯面积 的Nch装置还要大。这表示任何Nch/Pch输出级将倾向于固有地不匹配，这将对最佳化电
6路性能造成不利影响。然而，在到达60伏特或100伏特时可以获得拥有绝佳性能并且与它的互补Nch部 分有良好匹配的少量Pch。一个典型的例子是Vishay Si7415DN Pch，其典型地匹配于该 Si7415DN Nch，两者皆可由美国Pennsylvania州的Malvern的Vishay国际公司得到。这 些装置的使用允许在就THD而言有良好电路性能。并且是很多D2Audio参考设计的基准。 然而如同稍早讨论的，该功率输出将因该较低的电压等级而有所限制。因为这个理由，在100以上到150瓦的该电路结构的趋势将用于所有的Nch装置。 这些装置在维持这些良好特性的同时，也拥有绝佳的特性，非常低的栅极电荷(Qg)，非常快 速的内部主体漏极二极管，以及高达250V的电压。该电路的这些装置也皆会匹配于顶端装 置与底端装置。在一些状况下，有一些装置使用来自该相同铸造晶片的相邻管芯，并且使 用相同封装，例如一个五管脚T0220封装，像是该IRF4019H、IRF4020H系列，可从Internal Rectifier公司获得，该公司总部位于美国加州的El Segundo。这些装置为这些输出装置 提供了非常良好的半导体匹配，因此被用于如下讨论的电路结构。但是(如同在所有电路 结构里)在这些栅极驱动信号上仍然需要精确的时间选择，这是以下会讨论的一个主题。Nch装置，尽管为较高功率电平选择的一部分，也有一个电路应用的问题。该顶端 Nch装置较佳地拥有一将传播于该主要正供电轨之上，足以完全强化该装置的浮体栅极驱 动。举例来说，这很可能导致在该栅极与该源极之间有+10伏特到+15伏特的电压。在该 分离轨的+/_供电状况下，该较低的装置驱动可以参照该_ve轨，该-ve轨有效地为一交流 接地端。接下来，Nch装置较容易驱动，但是在上装置与下装置之间的时间选择关系仍然应 该在2纳秒以内或更少以实现最佳性能。对于本领域技术人员，已知有好几个对于该高侧驱动问题的解决方式，而且目前 仍然在使用中。但是这些方式并没有实现因为被安全地耦合以避免该电路结构中的延展
白勺胃$ (shoot through) ^ilMItTip—ItW THD+N(totalharmonic distortion plus noise)性能所期望的高紧密度容限(tight tolerance) 0在这在该最常见的解决方式中特 别真实，该解决方式对来自该相同封装的高侧和低侧装置使用指定的IC驱动器。这些高电压集成电路具有一基本问题，特别是因为用于该高侧驱动的所需内部电 压电平偏移，所以这些电路有相当长的传播延迟，该传播延迟通常在80纳秒至100纳秒的 范围。传播延迟本身不是个主要问题，事实上该传播延迟这么长是因为该传播延迟的延展 无法避免。大部分的装置指出该顶端与底端装置之间的匹配不可能比+/_7秒还好，典型地 在+/-10秒左右。为了避免因为在该上输出装置与下输出装置之间的交叉导通造成的破坏性贯通 电流，这些电路结构应该具有在至少7纳秒至10纳秒范围的一电路失效时间(dead time)。 有个例外是因为数字信号处理器(DSP)控制系统的可能性，这将从而感测该贯通电流与该 正确失效时间的开始。如同稍早之前所述，长失效时间将导致高THD (参照Attwood的论文)，该THD并非 理想地适用于非常高保真放大器。大部分使用这些IC的应用因此需要负反馈。接下来，更 常见的是模拟型态PWM电路较容易施加反馈。开路式的完全数字实现方式因此典型地受困 于相对高的THD。有一些完全数字电路的实现方式，举例来说可从美国德州Austin的D2Audio公司
7获得。这是美国加州Milpitas的Intersil公司的分部。但是即使该实现方式也需要用非 常精确且持续的时间选择。特别真实的是，在较高的音频频率下，该反馈会迅速地降低。从 而，一用于非常高性能的最佳化开路系统将会极度地有效益。为了实现在该应用讨论到的这个严苛准则，事实上在目前的技术中仍然有一个问 题。这个问题可见于被授权给德州仪器的美国专利第7034609号，该专利独立地详细描述 该问题。在该‘609专利中提供的该解决方式不同于由本发明实施例提供的该解决方式，但 是在该‘609专利中提供的该背景提供了一些关于失效时间和性能稳定性的额外的阅读。考虑到上述所说，可以想见的是，应该要提供一可以持续给予结合良好电路可靠 度的改良与较佳时间选择特性的技术。

发明内容
一切换放大器典型地包括一对由驱动器导通或截止的切换输出装置(例如 M0SFET)。重要的是这些切换输出装置并不在同一时间开启或导通。高电流将流经电压供 电轨以及该切换放大器并导致缺乏效率并可能对该装置造成破坏。失效时间(为一段没有 输出装置开启的时间，被用于保证此现象不会发生。然而这段时间如果太长，将导致很高的 全体谐和失真加噪声(total harmonic distortionplus noise, THD+N)以及很低的效率。 本发明的实施例一般而言关于音频放大系统，更特别的是关于用于减少且较佳地最小化从 该失效时间引起的失真与噪声的系统与方法。本发明的一实施例提供一方法，藉由该方法该输出切换半导体(开关)具有一可 靠且安全的驱动方式以实现介于顶端及底端切换装置之间的最小失效时间切换，特别是使 用同极性输出装置时。这允许了最低可能THD+N将被可靠地实现，因为没有了会使输出装 置故障的供电轨与该装置之间的过量贯穿电流与不匹配传播延迟延展的可能性。根据一实施例，为了实现低开路失真特性，特别是在该中间功率区域，介于顶端与 底端开关之间的失效时间应该被控制在2纳秒或更少。该短失效时间基本上应该可以自由 延展，假如该失效时间趋近于零，或更糟地变成负数，该灾难性的贯穿电流就可能发生，也 潜在性地破坏该输出装置。当失效时间趋近于零，系统里的静态电流将会持续进步地升高。特别是对所有N通道(Nch)MOSFET电路结构，目前以IC为基础的驱动系统通常具 有在+/_7纳秒到+/-10纳秒范围之间的本质失效时间延展，，除非有负反馈的存在，否则将 会导致过度失真产物。藉由例子说明，在_12dB FS时，一个10纳秒的失效时间将会典型地 产生0. 2%的THD。一个5纳秒的失效时间将会典型地减少至0.05%的THD。在另一个极 端上，举例而言，对于一个20纳秒左右的失效时间，THD将会升高至0. 6%到0. 8%之间。对 模拟PWM(脉冲宽度调制)来说，反馈可以更轻易地施行，可以接受该增加的失效时间，但是 对整体数字系统而言，因为施加区域与全局反馈的困难度而产生了更大问题。本发明的特定实施例提供一个具有最小组件数量的简单低成本的切换放大器，该 放大器可以让THD+N对于模拟PWM与完全数字系统两者都有卓越性能，特别是开路(没 有反馈)的电路结构。即使对于可以使用反馈的系统，更好的方式是拥有非常低的开路 THD+N。因为只有最小的反馈需要被施行_刚好足够降低该输出阻抗，并且减少磁化率以负 载在低通滤波器区段的改变，加上避免该更高阶的谐波产物。在时间延展上的精密控制会 进一步减少在放大器静态电流的大幅度变动。
本系统的特定实施例可以用一个稳定且可重复的方式减少在输出开关彼此的间 的切换失效时间到2纳秒(或更少)，因此允许了与安全操作结合的改良且较佳的最佳化 THD+N性能。这将会在目前的电路结构上提供一个主要的性能改良。本发明的例示性实施例现在将简化并且也对详细的、特定的实施例与概略图作相 关讨论。根据本发明，开发了一种电路结构，以寻求提供在顶端与底端装置切换之间的前 后一致的匹配，典型地至1纳秒或更少，中位数约设定在2纳秒。这是可能发生的，因为本发明的实施例电路结构中所固有的非常短暂的电路传播 延迟所导致，在6纳秒到10纳秒的范围(并非稍早之前讨论的该典型IC驱动器的70纳秒 至100纳秒)。有利的是，他们被精准地控制，所以发生在本申请所给出的电路结构中任何 所得的不匹配时间延展将按比例减缩，至典型地提供匹配至该前述输出装置的1纳秒。有各种电路实现方式在以下的实施例中更详细地被讨论。该基本系统使用一特别设计的变压器驱动，该驱动可以提供0至100%的占空比 (duty cycle)，但是实践中被限制在3%到97%。该变压器驱动器之后跟随着精心挑选过 的用于顶端与底端M0SFET栅极驱动路径的相同有源电路。这些电路具有最小的传播延迟 (藉由例子来说，在6纳秒至7纳秒)，该传播延迟也非常精确与良好匹配。该全部系统接 着产生1纳秒的典型匹配。该变压器、周遭组件与跟随在后的驱动电路对该电路结构的全 面成功非常重要。对于所考虑的音频应用，很多与传统变压器驱动全然不同的许多矛盾需求需要被 迎合，以用于功率供应器等。该宽广的占空比变动意图避免在驱动振幅的实质上变化(作 为在变压器内伏特/秒平衡的一结果)，需要该副线圈波形的DC复原。这是在该先前技术 里公知的。然而，在讨论的音频应用里，进一步的准则对于与用于功率供应器等的传统电路 结构变压器相当不同的变压器与周遭组件来说变得唯一。这些重要差异罗列如下。该隔离变压器应该操控不只该系统的典型地位于从200千赫兹至500千赫兹的范 围之间的基本切换频率，也操控了调制范围频谱从至少20赫兹至20千赫兹的该音频PWM， 甚至也操控了用于超级音频光盘片(super audio compactdisc，SACD)系统等的40千赫 兹。因此该变压器必须在非常宽的频带上维持完全的信号传送完整性，维持不变的振 幅输出，并且不具有因为该外部电路电容耦合至该变压器的任何明显谐振(该谐振将影响 该低通滤波音频的完整性)。这种谐振应该不会发生在该音频频宽内或甚至在该音频的相 近谐频处，当然也不会发生在该切换频率处。该变压器应该也具有足够的电感以维持耦合至低RF损耗的该低磁化电流。漏电 感也很重要，因为任何漏电感会有效地引起一个传播延迟，所以要最小化这个需求。进一步 来说，这个漏电感应该要尽可能免除延展。否则，在使用两分离变压器组成的状况下，驱动 器的不匹配可能发生。当使用一个变压器时，该漏电感将传播在上输出装置与下输出装置 上，但是要注意的是，没有导通/截止的声响会被传送至该扬声器。可以看见的是，对于要正确工作的这一类系统，需要与先前技术相当不同的特别 设计技术以用于该全部电路的施行。这些技术会在以下更详细地被讨论。应该注意到的是，如下所述的该实施例意图为例示的，意图用于说明本发明而不欲设限。图1展示一使用Pch与Nch装置的先前技术系统。这种类型的电路非常容易驱动， 因为该栅极驱动信号有效地位于AC接地端。该Pch装置参照于该正供电轨，而该Nch装置 参照于该负供电轨。传播延迟可以被最小化，因为该栅极信号经由电容源自于该接地端参 照(ground referenced)的驱动器IC，而且该DC经由二极管D8与D10被复原。使用该技术的电路最佳地应用在100瓦到150瓦的较低功率，在此功率下仍可得 到最佳化与匹配的Pch与Nch配对(例如Vishay 60V Si7414与Si7415)。这种装置有非 常良好匹配的低栅极电荷(Qg)、导通电阻(Rds ‘on’)、以及主体漏极反向恢复时间(Trr)。该电路结构的实用性在高功率时会减少，因为需要高供应电压，且电压在100伏 特以上，匹配的Pch与Nch装置还未可得。不匹配的装置将通常给予较高的THD+N值并且， 因为该较慢速度，在100伏特以上的Pch装置将导致更高的电路损耗。因为这个原因，所有 的Nch装置较佳地在100伏特以上。然而，如同稍早之前在本应用里提到的，全Nch电路因 为该浮动高侧栅极驱动器的需求而变得更难以驱动。图2展示了一先前技术的解决方式，该解决方式藉由施加该接地参照信号至一小 串珠状或环状脉冲变压器以提供所需要的电位偏移的顶端栅极驱动信号。该变压器设计于 在该领导前缘(leading front edge)被施加之后就饱和。因此，该变压器副线圈电压崩溃， 而该副线圈二极管变成逆向偏压，因为自身的输入栅极电容(Ciss)而留下该M0SFET上的 电荷。当该驱动信号需为负值时，Q 1被启动而且被开启为‘导通’状态以对在Q2的栅极电 荷作放电。这个电路为有效的，但是在时间选择与Vgs驱动振幅上有小延展。时间选择延展可以典型地被维持在少于5纳秒，或在一个DSP内(没有展示)或 在该驱动器U1与U2的输入做调整。这些时间选择的变动是因为在变压器饱和点与温度相 关的小延展，也因为在漏电感上的延展，也因为载止开关Q1的切换时间延展。小Vgs振幅在占空比上的延展是因为在该上升边缘的初始脉冲之后，该Ciss电荷 慢慢地在该M0SFET栅极衰减。这一般只是一点点百分比，但是会稍微增加在高功率电平处 的 THD+N。图3为在图2上的一变动，而且也是D2Audio的美国专利No. 7078963的一部分， 并在该专利中讨论，在这里并入以作为参考。在这个解决方式中，该驱动不依赖一饱和脉冲 变压器，而是由一 DSP控制的一发脉冲(one shot pulse)获得，该驱动施加于一将不会饱 和的小环状电路。如同图2所给定的电路结构，因可变的饱和电平及/或温度所导致的时 间选择误差因此被消除。然而，在操作上稍微复杂，并且因为该Ciss电荷慢慢地衰减而仍 然在占空比上有一小振幅改变。图4展示一广泛使用在全Nch应用的系统。该解决方式使用一特定的IC驱动器， 该驱动器可以同时驱动高输出装置与低输出装置，因为该内部电平偏移内建在这部分中。 典型的例子像是IRS20124或IRS20965S，可从总部位于美国加州El Segundo的Internal Rectifier公司获得。数个公知部分也可获得，像是该IRS20965S。该顶端驱动特别拥有一 靴带式电路配置以提供在该正供电轨上的必需的栅极增强。这些装置的共同点是，因为该内部电平偏移以及所需的高电压(通常到+/-100伏 特左右)的缘故，从输入到输出之间传播延迟在60纳秒到90纳秒的范围内。传播延迟如 果前后一致而且免除延展的话，其本身不是太大问题。然而，在顶端与底端驱动输出之间匹
10配的典型延展给定在+/_7纳秒到+/-10纳秒。这样宽的延展将造成在开路电路(彼等没 有反馈的电路)中非常差的THD+N，而且进一步来说，假如该失效频带趋近于0，该输出装置 的灾难性故障可能因为过度的贯穿电流而发生。


在阅读上述详细描述与参照随附图式之后，将更明白本发明的其它目的与优点。图1是使用基本P通道/N通道(Pch/Nch)的组合的一先前技术电路。图2、图3、图4是使用各种全N通道(Nch)电路结构的先前技术电路。图5是根据本发明的一实施例最简单的全Nch电路结构中之一。图6是根据具有二分离变压器的本发明的实施例的替代的全Nch概略图。图是为根据具有变压器与用于较低Nch的分离电平偏移器的实施例的另一全Nch 概略图。图8是根据本发明的实施例的简单的全Nch桥式(BTL)电路概略图。图9是根据本发明的实施例的总谐波失真加噪声(THD+N)对功率所画成的图。图10是一施加负反馈的THD+N对于功率所画成的图。当本发明经受于各种修改与替代型式，特定的实施例藉由例子在图式与详细描述 中加以展示。然而应该了解的是，图式与详细描述意图不在于将本发明限制在所述特定的 实施例，该揭露反而是意图涵盖所有落在如随附申请专利范围所定义的本发明的范畴内的 所有修改物、等效物与替代物。
具体实施例方式图5展示根据本发明的一实施例的电路结构，该结构允许非常精确的时间选择， 而且在顶端装置与底端装置之间的栅极驱动时间选择的延展典型地少于1纳秒。额外的电 阻位于从C5至该自产生驱动器(self generated driver)正供应之间，该电阻帮助确保了 该上输出装置Q1被控制在低位以避免或至少最小化导通或截止的声响(pop)，更允许过载 的截止状况是基本上无噪声。该电路，加上跟随其后的其它电路，全都提供了一在整个占空比内基本上不变的 振幅驱动脉冲(典型地小于3%的振幅变动)，该脉冲无关于在20赫兹到超过20千赫兹的 范围的音频调制频率。如前所述，有一些用于一浮动M0SFET的变压器驱动电路结构已经被提出(举例 来说，可参照图2或图3)，但是这些电路主要设计用于切换功率供应应用等。一些像是图 2和图3的电路被改造成音频应用，但是不符合最新所期望的最佳严格稳定需求。在用于 International Rectifier Application noteAN937 ( “AN937”)中一变电器驱动给定进一 步的参照，其目的再次地与功率供应应用有关。然而在功率供应应用中，该用于成功操作的 需求准则更为简单，因为主要在于该切换频率牵涉到慢变调制以补偿线路与负载的变动。 藉由例子来说，对于高保真宽带音频应用而言，所示AN937中给定的电路并不会令人满意 地工作。为了使用这样一个用于音频应用的系统，因为该变压器必须让宽范围的频率通过 而又同时保持该驱动信号的全面完整性，所以需要更多严格的准则。这些一音频调制组件的频率范围从20赫兹到40千赫兹，再加上范围在200千赫兹到500千赫兹之间的基本切 换频率。任何由这些频率导致的谐振或互相影响都将会影响到该输出至随后驱动器级的脉 冲的完整性，因此造成了该系统的非线性与THD性能的衰退。该变压器(图5中的T1)因此应该要以以下参数仔细设计。当耦合至该变压器的 输入端与输出端的外部驱动电容时，该磁化电感应该是在基本上没有谐振发生在任何上述 频率范围的一个值。典型地来说，这个用于一 384千赫兹的切换频率的电感将在约35微亨 利(P H)。在这个变压器的中也包括一漏电感值，该漏电感值会产生谐振的问题。此外，该漏 电感应该尽可能的低，并且在单元间要维持非常稳定不变的值。藉由解释，任何漏电感将随 着线圈有效地以序列出现，并且将引起一个传播延迟，该传播延迟的值将视相关外部组件 而定，并且在最后，实际的传播延迟的延展将会导致介于输出装置(图5的Q1和Q2)之间 的时间选择不匹配(切换)误差，尤其是在顶端驱动和底端驱动使用分离路径的彼等电路 结构。因为这个原因，一个较佳的实施例为一平面变压器，该变压器具有该嵌置在该 PCB(印刷电路板)的线圈。这确保了该变压器参数被固定而且不意图分离线圈的变动。其它必须被仔细地考虑的参数为该磁芯饱和的开始，该值应为最小。在该频率范 围内即使是一点百分比的电感下降都将产生一非线性成分。磁芯损耗(core loss)也需要 考虑，以使不想要的温度上升最小化。典型地希望将温度上升维持在15°C以下。只藉由例子说明，符合该上述准则的具有一主线圈以及两副线圈的变压器如下所
7J\ o线圈在3个PCB层上的任一者皆有4圈线圈，加上用于穿孔互连的一层。(可以 使用特别插入线圈技术以实现最大耦合与最小漏电感。)电感典型地为35微亨利，漏电感小于1微亨利。磁芯Ferroxcube 平面芯 ER 14. 5/3/7材料藉由例子，但并不限于此例，Ferrixcube等级3F3的材料将可适用。没有间隔的一对。电感值下降的百分比在任何调制指数上小于3%。连接至该线圈的输出输入电容应该维持在最小值以避免在如前所述的音频频带 与切换频带的谐振。应考虑用于任何可能在从10赫兹至大于20赫兹的音频频率范围，额外地在该系 统的切换频率引起任何谐振的本质磁化电感、漏电感、与所有的该外部电容。跟随在该变压器后的该驱动器级因此应该具有低输入电容，该驱动级应该快速切 换(典型地在5纳秒到10微秒)并且应该具有非常小的传播延迟。这些延迟应该少于6纳秒并且应该非常精密地被定义，所以任何在顶端与底端 M0SFET栅极的间的不匹配将会少于1纳秒。在图5所示的电路结构，该副线圈驱动高侧与低侧输出MOSFET Q1与Q2，而且因为 相同的电路系统在该变压器T1的后被执行，所以该变压器动作以确保该输出装置不能交 叉导通。使用这些技术，在顶端栅极驱动及底端栅极驱动之间的实际时间选择延展可以保
12持在1纳秒或更少，允许该改良的弹性以安全地改善THD+N而没有穿越顶端装置与底端装 置的破坏性贯穿电流发生。图6近似于图5，因为使用了同样的基本组件，但是有弹性以允许自一 DSP至每单 一栅极的分离时间选择调整，这样一个驱动系统可根据该所需功率电平允许可变的失效时 间。以这个方式，THD与静态电流可以动态地被改变以实现从静态到全功率的功率范围的 最佳性能。更进一步而言，该DSP可以控制该导通与截止状况，因此该输出MOSFET Q1与Q2 可以在这些周期被关闭。换句话说，因为具有分开的PWM信号(在图6中显示为PWM Hi与 PWM Lo)，所以晶体管Q1与Q2可以在同一时间被截止，这点与图5相反。显示在图6中，在 该输入驱动器502之前的是时间选择补偿电路6021与6022，这些电路可被使用于调整该提 供PWM信号的相关时间选择至高侧信号路径与低侧信号路径。—个与功率电平有关的动态改变失效时间的实例将是来自D2Audio的Dyna时间 选择控制。根据一实施例，两个平面变压器内建在该PCB内，每单一变压器具有一铁氧体磁
-I-H心。如同图5的该先前电路，时间选择的延展，使用了失效频带，非常精密地控制在典 型1纳秒的量级。图7显示本发明的不同实施例，该实施例使用一变压器以用于该顶端驱动，以及 一 DC复原的一电容耦合驱动信号并且参照该用于底端驱动的负轨(negative rail)。在这 个电路结构中，如同在先前的状况下，上驱动路径与下驱动路径的独立控制为可能的。但是 根据本发明的该实施例，仍然维持了该最小免除延展时间选择能力。因为所有在顶端副线圈之后的顶端与底端驱动路径为相同的，该顶端唯一额外的 传播延迟因素将会是该变压器的漏电感。这将会藉由该平面PCB线圈非常精确地从单位至 单位间被定义。该增加的时间延迟可能在该较低通道被补偿，或在该DSP或在该驱动器之 前的电路系统被补偿。在输入至U2驱动器的该两二极管、两电容与两电阻的增加组件允许非常微小至 远小于1纳秒的所需时间时间调整。举例来说，假如该DSP控制可以只调整在3至4纳秒 的增加，这将会是一所期望的增强。这当然可以被使用在本应用所讨论的其它例子中。图8为图5的一桥式型态，而且除了该功率为双倍外，亦施加了该相同优点。时间 选择在两通道仍然非常精确。图9为展示来自图7基本电路的结果的图，但是在桥式(也指为桥式负载，或BTL) 配置中，可以看见的是该用于一开路系统的THD电平实际上相当低，而且只有可能在非常 精密的时间选择延展中才可能发生。失效频带时间选择被设定为约在2纳秒左右。在闭路状况下，这些THD+N结果将因所加的负反馈的量被改良，该THD+N典型地在 15分贝到20分贝。图10展示使用用于图7的基本电路结构的结果，但是施加了负反馈。本发明可能包括许多不同的实施例。举例来说，一实施例为一切换放大器驱动器 及输出级，其包括具有被配置成驱动该负载具有二功率输出开关的半桥式电路；非常快 速(例如小于8纳秒的上升/下降时间)驱动每单一输出装置的低传播延迟(例如从输入 到输出小于10纳秒)驱动器级，该驱动器级具有最小输入电容(较佳地小于100pF)；及驱
13动从该变压器输入至该驱动器级开关的任何或全部驱动路径的一变压器，该变压器具有当 耦合至所有相关联外部电路系统时，在从小于20赫兹到至少40千赫兹的音频频带范围内 避免任何或全部谐振，也在该放大器切换频率避免所有谐振的特性。该变压器具有低且免 除延展的漏电感特性，该变压器的价值应该在于再一次地避免了当耦合至该外部电路系统 时的任何这一类谐振。举例来说，该变压器可能拥有小于6微亨利的电感，该电感维持相对 稳定，并具有一限制在+/_20%的延展。该变压器符合所有上述的准则，但是仍然有足够的 磁化电感以维持正比于该总驱动器级电流漏极的低电流。该变压器具有在切换频率时的低 磁芯损耗(引起小于15°C的温度上升)，及在自身最小至最大的占空比范围内具有最小电 感改变(典型地小于3%)。该变压器在任何包括温度的操作状况下都远低于饱和点，所以 它的电感，特别是该最小漏电感，基本上将不会改变。举例来说，该电感的下降可能被限制 在不会超过3%。该放大器级在典型地位于从20赫兹到20千赫兹任何调制音频频率范围 及在从到99%的任何调制指数之下提供一基本上振幅不变的驱动信号至该输出功率 切换装置。该变压器可能是一个平面变压器，它的线圈被嵌置在该PCB上，进一步地在最精 密的控制内确保了该所期望磁化与漏电感的可重复性。举例来说，该输出功率装置可能是M0SFET (金属-氧化物_半导体场效应晶体管) 或IGBT(隔离栅极双极晶体管)类型的装置。该放大器可能以桥式模式(BTL)连接。该输 出半导体切换装置可能在一使用用于特性的最佳化匹配的相邻管芯的单一封装内。该切换放大器可能被配置成确保在该系统初始导通或截止时，或在过载的状况 下，两个输出开关皆被截止直到该系统重设定或在稳定状况下操作，因此避免了可听见的 导通/载止的声响(pop)。合适的电路系统可能被增加，直接加在该输出切换栅极电极路径或在该功率级输 入的一合适的连接点，以微调时间选择调整至比1纳秒更佳，以有别于任何质量较差的DSP 控制时间选择调整。在该切换放大器内一单一主线圈与二副线圈可以用最小不匹配误差的方式提供 合适驱动信号至顶端与底端的半桥式部分。或者，一单一主线圈及四副线圈可以提供用于 桥式(BTL)配置的合适的驱动信号。该较低驱动路径可以由一电容及该由二极管及电阻作DC复原的信号驱动，而且 该下列驱动电路系统可能与该顶端部分驱动相同以实现在该变压器之后相同的传播延迟。图5至图8电路的额外细节将在以下说明。参照图5，展示了一切换放大器驱动器 及一输出级系统，该装置亦包括了一变压器T1、一驱动器级510，以及一半桥式功率级525。 该半桥式功率级525包括一高侧N通道切换晶体管Q1与一低侧N通道切换晶体管Q2。另 一切换放大器驱动器与输出级系统展示在图6至图8。在特定的实施例中，这些系统为数字 控制等级D的切换音频放大器系统。在图5中，该变压器T1包括一主线圈与二副线圈，其中主线圈被配置成接收来自 于一输入驱动器502的一脉冲宽度调制(PWM)驱动信号，当显示在图5至图8中的输入驱 动器为来自IXYS公司(总部在美国加州的Milpitas)的可用的一 IXDN502，另外的输入 驱动器也可被使用。在图6中，使用了两个变压器T1和T2，每一变压器均具有一主线圈 与一副线圈。在图7，一单一 压器T1使用于该高侧信号路径，而且一电平偏移器(levelshifter) 708用于该低侧信号路径。该显示的电平偏移器708包括电容C4、电阻R5与二极 管D2b。也可使用另外的电平偏移器。在图5的实施例中，如同图6至图8的实施例，如同以上所解释的，该变压器较佳 地被配置成防止在从20赫兹到40千赫兹的音频频带范围与在高侧与低侧的N通道切换晶 体管的切换频率中的谐振。此外，如以上所解释的，该变压器较佳地被配置成具有一不大于6微亨利的自由 漏电感，不超过+/_20%的延展，不少于35微亨利的磁化电感，及不超过15°C的切换频率的 磁芯损耗。该显示的驱动器级510包括第一栅极驱动电路5101与第二栅极驱动电路5102。 在图5中，该第一栅极驱动电路5101连接至变压器T1的副线圈之一，并且被配置成输出一 高侧驱动信号5201，该信号为该PWM驱动信号的放大版。该第二栅极驱动电路5102被配 置成输出一低侧驱动信号5202。如上述解释，该驱动器级510较佳地被配置成具有一不起 过8纳秒的切换时间、一不超过10纳秒的传播时间、以及一不超过100pF的输入电容。根 据一实施例，如上述解释，至少该第一栅极驱动电路5101位于一 PCB上，而且该变压器为嵌 置在该PCB上的一平面变压器。在这些实施例中，有超过一个变压器，所有的变压器都可以 被嵌置入该相同PCB上，或者每一个都可以被单独地嵌置在一分离的PCB上。在另外的实 施例中，该变压器为分离的变压器。该驱动器510应该拥有一快速的切换时间，一低传播延迟，与一低输入电容。更特 定地来说，根据本发明的一实施例，如上述解释，该驱动器级510具有一不超过8纳秒的切 换时间，一不超过10纳秒的传播延迟，及一不超过100pF的输入电容。该高侧N通道切换晶体管Q1包括一由高侧驱动信号5201驱动的栅极，及一连接 至一高电压轨(例如正70伏特)的漏极。该低侧N通道切换晶体管Q2包括一由该低侧驱 动信号5202驱动的的栅极，及一连接至一高侧N通道切换晶体管Q1源极的漏极，以及一连 接至一低电压轨(例如负70伏特)的源极。如上面所述，该切换晶体管Q 1与Q2可以是 M0SFET或是IGBT，但是并不设限。根据一实施例，可提供该晶体管Q1与Q2，例如使用来自 International Rectifier 公司的一 IRFI4019H，但并不设限于此。一输出信号530产生在该连接在一起的该高侧N通道切换晶体管Q1的源极与该 低侧N通道切换晶体管Q2的漏极。在图5到图7中的该实施例中，该输出信号530为该 PWM驱动信号的放大版，该PWM驱动信号具有一介于该高电压轨与该低电压轨的间的电压 振幅。在图8的该实施例中，该输出信号5301与5302为该PWM驱动信号的放大版，该PWM 驱动信号具有一介于该高电压轨与该低电压轨之间的电压振幅。在驱动该负载之前，该输 出信号530由一低通滤波器540进行滤波。该低通滤波器如图所示为一第四阶低通滤波器， 也可以使用另外的滤波器，例如可以使用一低阶或高阶的滤波器。参照图5，该栅极驱动电路5101所图所示包括一 DC复原电路5121与一放大器电 路5141。该DC复原电路5121连接至该变压器副线圈之一。该放大器电路5141包括一信 号输入端子，一信号输出端子，一高供电端子与一低供电端子。根据一实施例，该放大器电 路5141的该高供电端子与该低供电端子从该DC复原电路5121接收功率，以下会更详尽地 解释。该放大器电路5141的信号输入端子接收一重建构与来自该DC复原电路5121的该 PWM驱动信号的DC复原版。该放大器电路5141的信号输出端子提供该高侧驱动信号5201
15至该高侧N通道切换晶体管Q1的栅极。在图5中，另一栅极驱动电路5102包括一 DC复原 电路5122与一放大器电路5142，其中该DC复原电路5122连接至该变压器副线圈中的另一 个。在图6中有两个分离的变压器T1和T2，而且该DC复原电路5122连接至该变压器T2 的副线圈。参照图5，根据一实施例，该DC复原电路5121如图所示包括一电容C5与一对二 极管Dla与Dlb。该电容C5的一端子连接至该副线圈的一端子，其中该电容C5的另一端 子连接至该二极管Dla的阳极与该二极管Dlb的阴极。此外，该二极管Dla的阳极与该二 极管Dlb的阴极连接至该放大器电路5141的该信号输入端子。该二极管Dla的阴极连接 至该放大器电路5141的低供电端子，并连接至该副线圈的其它端子。在这个配置中，该放 大器电路5141从该DC复原电路5121接收功率。该显示的DC复原电路5121包括了一电 阻R0，该电阻用以降低该变压器的漏电感，并且进一步用以在当切换停止而仍然施加一高 电压时确保一清除(clean off)状况。当情况有利时，该电阻R0可以被移除。该DC复原 电路5122与该放大器电路5142类似于该DC复原电路5121与该放大器电路5141，因此不 需要分开描述。根据一实施例，该放大器电路5141包括一对互补晶体管Q3a与Q3b，而且该放大器 电路5142包括进一步的一对互补晶体管Q4a与Q4b。在这些实施例中，该每一对互补晶体管 的源极提供该放大器电路514的该高供电端子与低供电端子。在一实施例中，每一对互补 晶体管可以由一 Vishay可用的Sil549DL提供，但并不因此限制于此。在一实施例中，每一 上述的互补晶体管对可以以一 IXDN502(类似于用于输入级502的那一个)取代，IXDN502 可以如放大器电路514运作，但是具有比最佳化的传播延迟更大的传播延迟。例如参照图5，电容C3是一个DC阻挡电容，电容C4是一个功率供应去耦电容，而 电容C7和C8为储存电容。连接于该晶体管Q3a与Q3b的漏极之间的电阻R1提供用于该 高侧驱动信号5201的充电电流整形。连接于该晶体管Q4a与Q4b的漏极之间的电阻R3提 供用于该低侧驱动信号5202的充电电流整形。当该电路的电容需要放电时，电阻R2与R4 提供一用于晶体管Q1与Q2的确定截止位置。本发明可能提供照该上述特定实施例所述的好处与优点。这些好处与优点可能在 本发明的一些或全部实施例中找到。在这里所使用的用词「包含」或任何变动词，意图演译 为无排除地包括遵从彼等用词的该元素或限制。从而，一包含一组元素的系统、方法或其它 实施例并不限于彼等元素，而且可能包括没有明确条列出或该实施例所固有的其它元素。当本发明参照该特别实施例作描述，应该了解的是该实施例作为说明，而本发明 的范畴并不受限于这些实施例。很多如前所述实施例的变动、修改、例外或改良是可能的。 应考虑到这些变动、修改、例外或改良将在如前所述的本发明的范畴内。
权利要求
一种切换放大器驱动器及输出级系统，包含配置成驱动一负载的具有二个功率输出开关的半桥式功率级；配置成驱动所述功率输出开关的驱动器级，其中该驱动器级具有快速切换时间、低传播延迟及低输入电容；及配置成驱动该驱动器级的变压器，其中该变压器被配置成防止从20赫兹到40千赫兹的音频频带内的谐振以及在所述功率输出开关的切换频率处的谐振，其中该变压器具有低自由漏电感，其中该变压器被配置成当被耦合至外部电路时防止所述音频频带内的谐振以及在所述功率输出开关的切换频率处的谐振，其中该变压器具有足够的磁化电感以维持正比于总驱动器级电流漏极的变压器低电流，其中在所述切换频率处该变压器具有低磁芯损耗，其中该变压器被配置成在所有操作状况下都保持低于一特征饱和点。
2.如权利要求1所述的切换放大器驱动器及输出级系统，其中 该驱动器级具有一不超过8纳秒的切换时间；该驱动器级具有一不超过10纳秒的传播延迟； 该驱动器级具有一不超过IOOpF的输入电容； 该变压器具有不超过6微亨利的自由漏电感； 该变压器具有不超过+/-20%的延展； 该变压器具有不少于35微亨利的磁化电感； 该变压器具有在切换频率处不超过15°C的磁芯损耗；及在所述音频频带内并且在从至99%的任何调制指数处，该切换放大器驱动器及输 出级将一基本上振幅不变的驱动信号提供给所述输出功率开关。
3.如权利要求1所述的切换放大器驱动器及输出级系统，其中该变压器包含一平面变 压器，其线圈被嵌置在一印刷电路版(PCB)中。
4.如权利要求1所述的切换放大器驱动器及输出级系统，其中所述输出功率开关包含 选自下列的晶体管金属氧化物半导体场效应晶体管(MOSFET)；及 隔离栅极双极晶体管(IGBT)。
5.如权利要求1所述的切换放大器驱动器及输出级系统，其中该放大器是以一桥式模 式配置的。
6.如权利要求1所述的切换放大器驱动器及输出级系统，其中该系统被配置成在系统 的初始导通与截止时以及在过载状况下，使输出功率开关截止直到该系统被重新设定或在 稳定化状况下操作并因此避免可听见的声响。
7.如权利要求1所述的切换放大器驱动器及输出级系统，进一步包含直接位于输出半 导体栅极电极路径中或位于功率级的输入处的电路系统，该电路系统被配置成调整被提供 给该功率级的时间选择信号。
8.如权利要求1所述的切换放大器驱动器及输出级系统，其中该变压器具有一单一主线圈与二个副线圈，该单一主线圈与二个副线圈被配置成将驱动信号提供给该功率级的顶 端与底端半桥式部分。
9.如权利要求1所述的切换放大器驱动器及输出级系统，其中该变压器具有一单一主 线圈与四个副线圈，该单一主线圈与四个副线圈被配置成提供用于该功率级的桥式(BTL) 配置的驱动信号。
10.一种切换放大器驱动器及输出级系统，包含配置成驱动一负载的具有二个功率输出开关的半桥式功率级； 上驱动路径，包括配置成驱动所述功率输出开关中的上功率输出开关，其中该驱动器级具有一不超过8 纳秒的切换时间、一不超过10纳秒的传播延迟及一不超过IOOpF的输入电容，及 配置成驱动该驱动器级的变压器，其中该变压器被配置成防止从20赫兹到40千赫兹的音频频带内的谐振以及所述功率 输出开关的切换频率处的谐振，其中该变压器具有不超过6微亨利的自由漏电感以及不超过+/-20%的延展， 其中该变压器被配置成当被耦合至外部电路系统时防止在所述音频频带内的谐振以 及在所述功率输出开关的切换频率处的谐振，其中该变压器具有不少于35微亨利的磁化电感， 其中该变压器具有在切换频率处不超过15°C的磁芯损耗， 其中该变压器被配置成在所有操作状况下都保持低于一特征饱和点，及 其中在所述音频频带内并且在从至99%的任何调制指数处，该切换放大器驱动器 及输出级系统将一基本上振幅不变的驱动信号提供给所述输出功率开关；及 下驱动路径，包括电容，配置成驱动所述功率输出开关中的下功率输出开关，及二极管与电阻，配置成对用于驱动所述功率输出开关中的下功率输出开关的信号作DC 复原；其中该上驱动路径与下驱动路径的传播延迟皆少于1纳秒。
11.一种切换放大器驱动器及输出级系统，包含一功率级，该功率级包括一高侧N通道切换晶体管(Ql)与一低侧N通道切换晶体管 (Q2)；一变压器，该变压器包括一主线圈与一副线圈，该主线圈被配置成接收来自于一输入 驱动器(502)的脉冲宽度调制(PWM)驱动信号；该变压器被配置成防止从20赫兹到40千赫兹的音频频带内的谐振以及在高侧与低侧 N通道切换晶体管的切换频率处的谐振；一驱动器级，包括第一栅极驱动电路(510)与第二栅极驱动电路(5102)； 该第一栅极驱动电路(SlO1)连接至该副线圈，并且被配置成输出一高侧驱动信号 (520)，该信号为PWM驱动信号的放大版；该第二栅极驱动电路(5102)被配置成输出一低侧驱动信号(5202)； 该高侧N通道切换晶体管(Ql)包括栅极、漏极与源极，该栅极由该高侧驱动信号 (520)驱动，该漏极连接至一高电压轨；该低侧N通道切换晶体管(Q2)包括栅极、漏极与源极，该栅极由该低侧驱动信号 (5202)驱动，该漏极连接至该高侧N通道切换晶体管Ql的源极，及该源极连接至一低电压 轨；其中在该高侧N通道切换晶体管(Ql)的源极与该低侧N通道切换晶体管(Q2)的漏极 连接在一起之处产生一输出信号(530)。
12.如权利要求11所述的切换放大器驱动器及输出级系统，其中该输出信号(530)包 含PWM驱动信号的放大版，其电压在该高电压轨与该低电压轨之间摆动或在该高电压轨与 接地端之间摆动。
13.如权利要求11所述的切换放大器驱动器及输出级系统，其中 该驱动器级被配置成具有不超过8纳秒的切换时间， 不超过10纳秒的传播延迟，及 不超过IOOpF的输入电容；及 该变压器被配置成具有 不超过6微亨利的自由漏电感； 不超过+/-20%的延展； 不少于35微亨利的磁化电感；及 在切换频率处不超过15°C的磁芯损耗。
14.如权利要求11所述的切换放大器驱动器及输出级系统，其中该第一栅极驱动电路 (Sio1)包含连接至该副线圈的DC复原电路(512》；包括一信号输入端子、一信号输出端子、一高供电端子与一低供电端子的放大器电路 (SH1)；其中该放大器电路(514J的高供电端子与该低供电端子从该DC复原电路接收功率； 其中该放大器电路(514)的信号输入端子接收来自该DC复原电路(512)的PWM驱动 信号的重建构和DC复原版；及其中该放大器电路(514D的信号输出端子将该高侧驱动信号(520J提供给该高侧N 通道切换晶体管(Ql)的栅极。
15.如权利要求14所述的切换放大器驱动器及输出级系统，其中该第一栅极驱动电路 (SlO1)的DC复原电路(512!)包含具有第一端子与第二端子的电容(C5)，该电容(C5)的第一端子连接至该副线圈的第 一端子；具有一阳极与一阴极的第一二极管(Dla)，该第一二极管(Dla)的阳极连接至该电容 (C5)的第二端子并且连接至该放大器(514》的信号输入端子，及该第一二极管(Dla)的阴 极连接至该放大器(514》的高供电端子；及具有一阳极与一阴极的第二二极管(Dlb)，该第二二极管(Dlb)的阳极连接至该副线 圈的第二端子并且连接至该放大器(514)的低供电端子，及该第二二极管(Dlb)的阴极连 接至该第一二极管(Dla)的阳极并且连接至该放大器(514)的信号输入端子。
16.如权利要求11所述的切换放大器驱动器及输出级系统，进一步包含配置成对输出信号(530)进行滤波的低通滤波器(540)。
17.如权利要求11所述的切换放大器驱动器及输出级系统，进一步包含 印刷电路板(PCB)，在其上至少放置该第一栅极驱动电路；其中该变压器包含被嵌置在该PCB中的平面变压器。
18.如权利要求11所述的切换放大器驱动器及输出级系统，其中 该变压器包括第二副线圈；该第二栅极驱动电路(5102)连接至该第二副线圈；及 该低侧驱动信号(5202)是第二 PWM驱动信号的一反向与放大版。
19.如权利要求11所述的切换放大器驱动器及输出级系统，进一步包含包含一主线圈与一副线圈的第二变压器，该主线圈被配置成接收来自于第二输入驱 动器(502)的第二脉冲宽度调制(PWM)驱动信号，及该副线圈连接至该第二栅极驱动电路 (5102)；其中该低侧驱动信号(5202)是第二 PWM驱动信号的一放大版。
20.如权利要求11所述的切换放大器驱动器及输出级系统，进一步包含电平偏移电路(708)，配置成从第二输入驱动器(502)接收第二脉冲宽度调制(PWM)驱 动信号，及将第二 PWM驱动信号的一电平偏移版提供给该第二栅极驱动器电路(5102)； 其中该低侧驱动信号(5202)是第二 PWM驱动信号的一放大与电平偏移版本。
21.一种用于驱动一包括高侧N通道切换晶体管(Ql)及低侧N通道切换晶体管(Q2) 的功率级的方法，该方法包含驱动一具有脉冲宽度调制(PWM)驱动信号的主线圈；重建构该PWM驱动信号，从而复原该PWM驱动信号的DC电平并且产生一电压电势以对 位于该变压器的副线圈处的放大器进行供电；使用被供电的放大器以放大经重建构与DC复原的PWM驱动信号，因此产生经放大的 PWM驱动信号；用经放大的PWM驱动信号来驱动该高侧N通道切换晶体管(Ql)； 重建构、复原一 DC电平及/或电平偏移另外的PWM驱动信号； 使用另外的放大器以放大经重建构、DC复原及/或电平偏移的另外的PWM驱动信号， 因此而产生另外的经放大的PWM驱动信号；及用该另外的经放大的PWM驱动信号来驱动该低侧N通道切换晶体管(Q2)。
全文摘要
施行于一切换放大器中的系统与方法，用于提供在一切换放大器中顶端及底端切换装置间前后一致且匹配的切换。一实施例包含一半桥式电路输出级、一驱动器级及一变压器。用于驱动该输出级切换的驱动器级具很快的速度，且具有一低传播延迟，并具有最小输入电容。该变压器驱动着从变压器输入到开关的驱动路径开关。该变压器避免了在音频频带内及该放大器切换频率的谐振，具有低且延展的自由漏电感，具有足够的磁化电感以保持正比于总驱动器级电流漏极的变压器低电流，在切换频率上具有低磁芯损耗，具有最小电感改变并且在自身的饱和点下操作良好。该放大器级提供一基本上恒定的振幅驱动信号至该输出功率切换装置。
文档编号H03F3/217GK101855828SQ200880116505
公开日2010年10月6日 申请日期2008年11月14日 优先权日2007年11月15日
发明者威尔森·E·泰勒, 布莱恩·E·艾特伍德, 赖瑞·E·汉德 申请人:英特赛尔美国股份有限公司