专利名称：用于优化电路中的频率性能的输入/输出模块的装置和方法
技术领域：
本发明涉及电子电路并且具体地涉及优化电路中的频率性能的输入/输出模块。
背景技术：
集成电路通常包括用于在集成电路与外部设备之间为信号布线的焊盘。集成电路 可以容纳于封装中。
发明内容
根据本发明的一些实施例，一种电路包括具有信号焊盘的模块，这些信号焊盘可 配置成在电路与至少一个外部设备之间为信号布线。该模块还包括交错位于信号焊盘之间 的未用焊盘。根据本发明的其它实施例，一种电路包括具有信号焊盘的模块，这些信号焊盘可 配置成在电路与至少一个外部设备之间为变化信号布线。该模块包括可配置成在至少一个 外部设备与电路之间为基本上恒定的电压布线的电压焊盘。信号焊盘交错位于电压焊盘之 间。根据本发明的其它实施例，一种电路包括具有信号焊盘的模块，这些信号焊盘可 配置成在电路与至少一个外部设备之间为信号布线。该模块还包括耦合到缓冲器的未用焊 盘，这些缓冲器在电路容纳于第一封装类型中时未被配置成在电路与至少一个外部设备之 间驱动信号。缓冲器在电路容纳于第二封装类型中时被配置成在电路与至少一个外部设备 之间驱动信号。本发明包括用于实施这里描述的技术的电路和方法。本发明的各种目的、特征和优点将在考虑下文具体描述和附图时变得清楚。
图1图示了根据本发明一个实施例的输入/输出(IO)模块。图2A图示了根据本发明一个实施例的集成电路上的输出缓冲器、输入缓冲器和焊盘。图2B图示了根据本发明一个实施例的集成电路上的差分输出缓冲器、差分输入 缓冲器和焊盘。图3是可以包括本发明方面的现场可编程门阵列(FPGA)的简化部分框图。图4示出了可以具体实施本发明技术的示例数字系统的框图。
具体实施例方式集成电路(IC)裸芯片可以放置于封装内并且装配于电路板上。通过IC的焊盘并 且通过封装中的导电材料在IC与电路板之间传送信号。焊盘由导电材料形成。各焊盘在 IC裸芯片的表面上形成如下接触，该接触可以用来为去往或者来自IC裸芯片的电信号布线。IC通常具有多个焊盘。焊盘可以分组到一个或者多个输入/输出(IO)模块中。图1图示了根据本发明一个实施例的输入/输出(IO)模块。图1的IO模块100 包括集成电路(IC)裸芯片上的M个焊盘。M个焊盘是IC的用来为进入或者离开IC的信 号布线的外部端子。图1中所示M个焊盘由IC上的导电材料形成。虽然在图1中将焊盘 表示为矩形，但是焊盘可以成形为方形或者任何其它希望的形状。在IO模块100的右侧上 的虚线图示了 IC的边缘可以位于的位置的例子。IO模块100包括编号为1-16的16个焊 盘和焊盘 VCPD 21、VCCN22、VSSN 23、VCCQ 24、VSSQ 25、VCCN 26、VSSN 27 禾口 VREF 28。焊 盘在IO模块100中的放置并不限于图1中所示放置。本发明的IO模块可以包括落入本发 明的范围和精神实质内的焊盘的不同放置和布置。在IO模块100中的焊盘布置成两列。第一列包括编号为1、2、4、5、6、8、9、10、12、
13、14和16的焊盘。第二列包括编号为21、3、22、23、7、24、25、11、26、27、15和28的焊盘。 虽然在图1中示出了仅一个IO模块100，但是集成电路(IC)可具有若干IO模块100。例 如IC可以具有在IC的各边缘旁边的一个或者多个IO模块100。IO模块100可以使用于集成电路(IC)裸芯片中，该裸芯片容纳于线焊(WB)封装 中、倒装芯片(FC)封装中或者另一类封装中。当IC容纳于线焊封装中时，IC的焊盘使用 线焊连接来耦合到封装。焊盘通常是IC的顶表面上的接触，并且线焊连接将焊盘耦合到封 装在IC以下的导电区域。封装可以将IC的焊盘耦合到电路板或者另一晶片或者芯片。当IC容纳于倒装芯片封装中时，IC的焊盘使用焊块耦合到封装。IC装配于倒装 芯片封装中而它的焊盘面向下，并且焊块装配于IC的下侧上以将焊盘连接到封装在IC之 下的导电区域。当包含模块100的IC容纳于线焊(WB)封装中时，焊盘1、3、4、6、7、8、10、11、12、
14、15和16用来在IC与外部设备之间为信号布线。焊盘2、5、9和13未用来在IC与外部 设备之间为信号布线。由于焊盘2、5、9和13未用于为信号布线，所以未用焊盘2、5、9和13 提供在通过图1中所示左列焊盘中的焊盘1、4、6、8、10、12、14和16布线的信号之间的屏 蔽。未用焊盘2、5、9和13交错位于信号焊盘1、4、6、8、10、12、14和16之间以减少在通过 焊盘1、4、6、8、10、12、14和16传送的信号之间的串扰。因而未用焊盘2、5、9和13增加通 过焊盘1、4、6、8、10、12、14和16传送的信号的信噪比。如例如图2A-图2B中所示，从输出(传送器)缓冲器通过IO模块100中的焊盘 传送输出信号，并且向输入(接收器)缓冲器通过IO模块100中的焊盘传送输入信号。图 2A图示了根据本发明一个实施例的集成电路上的输出缓冲器201、输入缓冲器202和焊盘 203。输出缓冲器201可以被使能以通过焊盘203驱动单端输出信号OUT到集成电路之外。 输入缓冲器202可以被使能以驱动在焊盘203从集成电路以外接收的单端输入信号IN。 图2B图示了根据本发明一个实施例的集成电路上的差分输出缓冲器211、差分输入缓冲器 212和焊盘213-214。输出缓冲器211可以被使能以通过焊盘213和214将差分输出信号 0UT+/0UT-驱动到集成电路之外。输入缓冲器212可以被使能以驱动在焊盘213和214从 集成电路以外接收的差分输入信号IN+/IN-。当包含模块100的IC容纳于倒装芯片(FC)封装中时，可以通过焊块在IC上的输 入和输出缓冲器与外部电路之间驱动输入和输出信号而不通过IO模块100中的任何焊盘 为信号布线。图ι中的编号为1-16的各焊盘耦合到输出缓冲器和/或输入缓冲器。当IC容纳于FC封装中时，耦合到编号为1-16的焊盘的缓冲器可以被使能以在IC与外部电路之 间传送信号。当IC容纳于FC封装中时，耦合到IO模块100中的焊盘1-16的16个缓冲器 可以被使能以在IC与至少一个外部设备之间驱动16个信号而不通过IO模块100中的焊 盘为16个信号布线。每焊盘一个(在各焊盘1-16)的缓冲器驱动输入信号或者输出信号 而不通过焊盘为输入或者输出信号布线。IO模块100允许包含模块100的IC使用于不同类型的封装中。IO模块100可以 适应用于不同类型的封装的不同输入/输出(IO)利用百分比，以针对集成电路中的信号实 现最优最大频率性能。如上文所述，例如当包含IO模块100的IC容纳于WB封装中时，图 1中编号为1-16的16个焊盘中的12个焊盘用来在IC与外部电路之间为12个信号布线， 并且编号为1-16的16个焊盘中的4个焊盘未使用。因此当包含模块100的IC容纳于WB 封装中时IO模块100提供高达75%的IO利用(16个焊盘中的12个焊盘)。作为另一例子，当包含IO模块100的IC容纳于倒装芯片(FC)封装中时，耦合到 编号为1-16的16个焊盘的16个IO缓冲器可以用来通过焊块在IC与外部电路之间传送 16个信号而不通过焊盘1-16为16个信号布线。每焊盘一个的缓冲器传送16个信号之一。 因此当包含模块100的IC容纳于FC封装中时IO模块100可以耦合到提供高达100% IO 利用的16个IO缓冲器(每16个焊盘16个缓冲器)。当包含IO模块100的IC容纳于线焊(WB)封装中时，在IO模块中的8个或者10 个焊盘可以用来为输入和/或输出数据信号布线，在IO模块100中的2个或者4个焊盘可 以用来为数据选通信号布线，并且在IO模块100中的4个焊盘是未用焊盘。用来为输入和 /或输出数据信号布线的焊盘称为DQ焊盘。DQ数据信号焊盘包括IO模块100中的编号为 1、3、4、7、11、14、15和16的焊盘。编号为10和12的焊盘也可以用作DQ数据信号焊盘。通 过DQ数据信号焊盘布线的数据信号通常是在逻辑高与逻辑低状态之间变化的数字信号。未用焊盘2屏蔽通过焊盘1和4布线的信号。未用焊盘5屏蔽通过焊盘4和6布 线的信号。未用焊盘9屏蔽通过焊盘8和10布线的信号。未用焊盘13屏蔽通过焊盘12 和14布线的信号。可以通过IO模块100中的一个或者多个DQ焊盘从包含模块100的IC向外部存 储器设备(例如存储器芯片)传送数据输出信号。作为另一例子，可以通过IO模块100中 的一个或者多个DQ焊盘从外部存储器设备向IC传送数据输入信号。作为又一例子，可以 通过IO模块100中的DQ焊盘在外部存储器设备与IC之间双向传送数据输入信号和数据
输出信号。如果当IC在WB封装中时在IO模块100中的焊盘1、3、4、7、10、11、12、14、15和16 被配置为DQ数据信号焊盘，则IO模块100可以例如支持用于外部存储器设备(例如SDRAM 设备)的X8DQ分组或者X9DQ分组。在X 8DQ分组中，通过8个DQ焊盘并行传送8个数 据信号以形成8位数据字节。在X 9DQ分组中，通过9个DQ焊盘并行传送9个数据信号以 形成9位数据字节。如果在IO模块100中的仅焊盘1、3、4、7、11、14、15和16在WB封装中 被配置为DQ数据信号焊盘，则IO模块100可以支持用于外部存储器设备的多达X8分组。 因此如果IO模块100被配置成使用焊盘1、3、4、7、11、14、15和16作为DQ数据信号焊盘， 焊盘10作为DQS焊盘并且焊盘12作为DQS#·盘，则IO模块100可以支持多达X8DQ分 组。
IO模块100也可以支持焊盘1、3、4、7、11、14、15和16的两个X4DQ分组。在这一 实施例中，焊盘1、3、4和7用来在IC与外部存储器设备之间为形成第一 4位字节的数据信 号布线，并且焊盘11、14、15和16用来在IC与外部存储器设备之间为形成第二 4位字节的 数据信号布线。在倒装芯片(FC)封装中，耦合到焊盘1、3、4、7、11、14、15、16并且可选地耦 合到焊盘10和12的缓冲器可以驱动去往或者来自外部存储器设备的DQ数据信号而不通 过IO模块100中的焊盘为DQ数据信号布线。在X 4、X 8或者X9DQ分组中，例如可以按双倍数据速率(例如DDR、DDR2、DDR3 等)分别通过IO模块100中的8个或者9个DQ焊盘为数据信号布线。按双倍数据速率操 作的信号总线在时钟信号的上升沿和下降沿上都传送数据。取而代之，可以例如按四倍数 据速率(例如QDR、QDRI I等)通过IO模块100中的8个或者9个DQ焊盘为数据信号布线。 四倍数据速率是一种通信信号传送技术，其使用独立读和写数据管脚来使数据在时钟信号 的上升沿和下降沿上都进行传送(即使用2个管脚在一个时钟周期中2次写和2次读)从 而在各时钟周期中传送4位数据。可以用未在X4、X8或者X9DQ分组中用来为数据信号布线的一个或者两个额外 DQ焊盘为数据遮罩信号和/或字节写选择信号布线。数据遮罩信号是用于向外部存储器设 备写数据的输入遮罩信号。字节写入选择信号用来选择在写操作的当前部分期间向外部存 储器设备写入哪个数据字节。当包含IO模块100的IC容纳于线焊(WB)封装中时，在IO模块100中的1个或 者2个DQS焊盘和1个或者2个DQS#焊盘可以用来在IC与外部存储器设备(例如SDRAM 芯片)之间为数据选通信号布线。在倒装芯片(FC)封装中，耦合到DQS和DQS#焊盘的缓冲 器在包含模块100的IC与外部存储器设备之间驱动数据选通信号而不通过DQS或者DQS# 焊盘为信号布线。通过DQS和DQS#焊盘传送的数据选通信号用来对通过DQ数据焊盘传送 的数据进行采样。数据选通信号通常是在高与低逻辑状态之间切换的数字信号。如果使用差分数据 选通信号，则通过数据选通焊盘DQS和DQS#传送差分数据选通信号。如果使用单端数据选 通信号，则通常通过数据选通焊盘DQS传送单端数据选通信号。在图1中将一个DQS焊盘编号为焊盘6并且将一个DQS#焊盘编号为焊盘8。焊 盘10可以用作第二 DQS数据选通焊盘，并且焊盘12可以用作第二 DQS#数据选通焊盘。因 此焊盘10可以用作数据DQ焊盘或者数据选通DQS焊盘，并且焊盘12可以用作数据DQ焊 盘或者数据选通DQS#焊盘。各DQS焊盘优选地位于为用于该特定DQS焊盘的互补数据选 通信号布线的DQS#焊盘旁边。因此焊盘6和8可以用来为第一差分数据选通信号DQS和 DQS#布线，并且焊盘10和12可以用来为第二差分数据选通信号DQS和DQS#布线。IO 模块 100 也包括电压焊盘 VCPD 2U VCCN 22, VSSN 23, VCCQ 24, VSSQ 25, VCCN 26、VSSN 27和VREF 28。通过供应电压焊盘VCPD 21从外部电源向IC上的前置驱动器电 路传送第一供应电压。通过两个供应电压焊盘VCCN 22和沈向位于IC的外围上的电路元 件传送第二供应电压。通过两个VSSN焊盘23和27从外部电源向位于IC的外围上的电路 元件提供第一地电压。位于IC的外围上的电路元件接收的供应电压等于在VCCN焊盘的电 压减去在VSSN焊盘的电压。通过供应电压焊盘VCCQ M从外部电源向位于IC的核心区中的电路元件传送第三供应电压。通过VSSQ 25焊盘从外部电源向位于IC的核心区中的电路元件提供第二地 电压。位于IC的核心区中的电路元件接收的供应电压是与在VCCQ焊盘M的电压减去在 VSSQ焊盘25的电压相等的无噪声供应电压。通过VREF观焊盘在外部设备(例如外部存 储器设备)与IC之间传送参考电压。通过焊盘VCPD 21、VCCN 22、VSSN 23、VCCQ 24、VSSQ 25、VCCN 26、VSSN 27 禾口 VREF观传送的所有信号具有并未在逻辑高与逻辑低电平之间切换的基本上恒定电压。如 图1所示，DQ信号焊盘3、7、11和15交错位于电压焊盘VCPD 21、VCCN 22、VSSN 23、VCCQ 24、VSSQ 25、VCCN 26、VSSN 27 和 VREF 28 之间。交错位于焊盘 VCPD 21、VCCN 22、VSSN 23, VCCQ 24、VSSQ 25、VCCN26、VSSN 27 禾口 VREF 28 之间的 DQ 焊盘 3、7、11 和 15 减少串扰 并且增加通过DQ焊盘3、7、11和15传送的数据信号的信噪比，因为通过电压焊盘VCPD 21、 VCCN 22, VSSN 23, VCCQ 24、VSSQ25、VCCN 26, VSSN 27 禾口 VREF 28 传送的信号的电压在电 路操作期间保持基本上恒定。图3是可以包括本发明方面的现场可编程门阵列(FPGA)300的简化部分框图。 FPGA 300仅为可以包括本发明特征的集成电路的一个例子。应当理解本发明的实施例可以 使用于多种类型的集成电路如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可 编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)和专用集成电路(ASIC)中。FPGA 300包括由不同长度和速度的列和行互连导体的网络互连的可编程逻辑阵 列块(或者LAB) 302的二维阵列。LAB 302包括多个(例如10个)逻辑元件(或者LE)。LE是提供用户定义的逻辑功能的高效实施的可编程逻辑电路块。FPGA具有可以 被配置成实施各种组合和顺序功能的大量逻辑元件。逻辑元件可以访问可编程互连结构。 可编程互连结构可以被编程为以几乎任何希望配置互连逻辑元件。FPGA 300还包括分布式存储器结构，该结构包括在整个阵列内提供的可变大小的 随机存取存储器(RAM)块。RAM块例如包括块304、块306和块308。这些存储器块也可以 包括移位寄存器和先入先出(FIFO)缓存器。FPGA 300还包括数字信号处理(DSP)块310，这些块可以例如实施具有加法或者 减法特征的乘法器。在此例中位于芯片的外围周围的输入/输出元件(IOE) 312支持许多 单端和差分输入/输出标准。如例如图2A-图2B中所示，IOE 312包括耦合到集成电路焊 盘的输入和输出缓冲器。各焊盘是可以用来例如在FPGA与一个或者多个外部设备之间为 输入信号、输出信号或者恒定电压布线的FPGA裸芯片的外部端子。在IO模块100中的焊 盘可以耦合到一个或者多个Ι0Ε。将理解这里仅出于示例目的而描述FPGA 300并且本发明 可以实施于多种不同类型的PLD、FPGA和ASIC中。本发明也可以实施于以FPGA作为若干部件之一的系统中。图4示出了可以具体 实施本发明技术的示例数字系统400的框图。系统400可以是编程的数字计算机系统、数 字信号处理系统、专门化的数字交换网络或者其它处理系统。另外可以针对广泛多种应用 (比如电信系统、汽车系统、控制系统、消费电子装置、个人计算机、因特网通信和联网以及 其它应用)设计这样的系统。另外可以在单个电路板上、在多个电路板上或者在多个外壳 内提供系统400。系统400包括由一个或者多个总线互连在一起的处理单元402、存储器单元404和 输入/输出(I/O)单元406。根据这一示例实施例，FPGA 408嵌入于处理单元402中。FPGA408可以服务于图4的系统内的多个不同目的。FPGA 408可以例如是处理单元402的逻辑 构建块，该块支持它的内部和外部操作。FPGA 408被编程为实施为了实现它在系统操作中 的特定作用而必需的逻辑功能。FPGA408可以具体通过连接410耦合到存储器404并且通 过连接412耦合到I/O单元406。处理单元402可以将数据引向适当系统部件进行处理或者存储、执行存储器404 中存储的程序、经由I/O单元406接收和传送数据或者其它类似功能。处理单元402可以 是中央处理单元(CPU)、微处理器、浮点协同处理器、图形协同处理器、硬件控制器、微控制 器、编程用作控制器的现场可编程门阵列、网络控制器或者任何类型的处理器或者控制器。 另外，在许多实施例中经常无需CPU。例如一个或者多个FPGA 408而不是CPU可以控制系统的逻辑操作。作为另一例 子，FPGA 408充当可以按照需要被重新编程以处置特定计算任务的可重新配置处理器。取 而代之，FPGA 408可以本身包括嵌入式微处理器。存储器单元404可以是随机存取存储器 (RAM)、只读存储器(ROM)、固定或者柔性磁盘介质、闪存、磁带或者任何其它存储装置或者 这些存储装置的任何组合。已经出于示例和描述的目的而呈现对本发明示例实施例的前文描述。前文描述并 非为了穷举本发明或者使本发明限于这里公开的例子。在一些实例中，本发明的特征即使 没有对如阐述的其它特征的对应使用也可以加以运用。许多修改、替换和变化按照上述教 导是可能的而不脱离本发明的范围。
权利要求
1.一种包括模块的电路，所述模块包括第一信号焊盘，可配置成在所述电路与至少一个外部设备之间为信号布线；并且交错位于所述第一信号焊盘之间的未用焊盘。
2.如权利要求1所述的电路，其中所述第一信号焊盘可配置成在所述电路与至少一个 外部设备之间为在高与低逻辑状态之间切换的数字信号布线。
3.如权利要求1所述的电路，其中所述第一信号焊盘中的至少一个信号焊盘与所述未 用焊盘中的两个未用焊盘相邻。
4.如权利要求1所述的电路，其中所述第一信号焊盘包括在所述模块中分组在一起的 两个差分焊盘，并且所述模块包括所述第一信号焊盘中的至少四个第一信号焊盘和所述未 用焊盘中的至少三个未用焊盘。
5.如权利要求1所述的电路，还包括输入缓冲器，耦合到所述第一信号焊盘；以及输出缓冲器，耦合到所述第一信号焊盘。
6.如权利要求1所述的电路，其中所述未用焊盘耦合到缓冲器，所述缓冲器在所述电 路容纳于倒装芯片封装中时被配置成通过焊块在所述电路与至少一个外部设备之间驱动 信号，并且其中耦合到所述未用焊盘的所述缓冲器在所述电路容纳于线焊封装中时未被配 置成在所述电路与至少一个外部设备之间驱动信号。
7.如权利要求1所述的电路，其中所述模块还包括电压焊盘，可配置成在所述电路与至少一个外部设备之间为电压信号布线，其中所述 电压信号维持于基本上恒定的电压；以及第二信号焊盘，可配置成在所述电路与至少一个外部设备之间为数字信号布线，其中 所述第二信号焊盘交错位于所述电压焊盘之间。
8.如权利要求1所述的电路，其中所述电路是可编程逻辑集成电路。
9.如权利要求1所述的电路，其中所述第一信号焊盘被配置成在所述电路与外部存储 器设备之间为数据信号和至少一个数据选通信号布线。
10.一种包括模块的电路，所述模块包括第一信号焊盘，可配置成在所述电路与至少一个外部设备之间为变化信号布线；以及电压焊盘，可配置成在至少一个外部设备与所述电路之间为基本上恒定的电压布线， 其中所述第一信号焊盘交错位于所述电压焊盘之间。
11.如权利要求10所述的电路，其中所述电压焊盘在至少一个外部设备与所述电路之 间为至少一个地电压和至少一个供应电压布线。
12.如权利要求10所述的电路，其中所述电压焊盘中的为供应电压布线的第一个电压 焊盘在所述电压焊盘中的在至少一个外部设备与所述电路之间为地电压布线的第二个电 压焊盘旁边，并且其中各所述第一信号焊盘在所述电压焊盘中的至少两个电压焊盘旁边。
13.如权利要求10所述的电路，其中所述电压焊盘包括第一供应电压焊盘、第一地电 压焊盘、第二供应电压焊盘和第二地电压焊盘，并且其中所述第一供应电压焊盘在所述第 一信号焊盘中的第一个第一信号焊盘和所述第一地电压焊盘旁边，所述第一地电压焊盘在 所述第一信号焊盘中的第二个第一信号焊盘旁边，所述第二供应电压焊盘在所述第一信号 焊盘中的第二个第一信号焊盘和所述第二地电压焊盘旁边，并且所述第二地电压焊盘在所述第一信号焊盘中的第三个第一信号焊盘旁边。
14.如权利要求10所述的电路，其中所述第一信号焊盘可配置成在所述电路与至少一 个外部设备之间为在高与低逻辑状态之间切换的数字信号布线。
15.如权利要求10所述的电路，其中所述模块还包括第二信号焊盘，可配置成在所述电路与至少一个外部设备之间为数字信号布线；以及未用焊盘，交错位于所述第二信号焊盘之间。
16.一种包括模块的电路，所述模块包括第一信号焊盘，可配置成在所述电路与至少一个外部设备之间为信号布线；以及未用焊盘，耦合到缓冲器，所述缓冲器在所述电路容纳于第一封装类型中时未被配置 成在所述电路与至少一个外部设备之间驱动信号，并且其中耦合到所述未用焊盘的所述缓 冲器在所述电路容纳于第二封装类型中时被配置成在所述电路与至少一个外部设备之间 驱动信号。
17.如权利要求16所述的电路，其中所述第一封装类型是线焊封装而所述第二封装类 型是倒装芯片封装。
18.如权利要求16所述的电路，其中所述未用焊盘交错位于所述第一信号焊盘之间， 并且其中所述第一信号焊盘为变化信号布线。
19.如权利要求16所述的电路，其中所述第一信号焊盘和所述未用焊盘在第一列焊盘 中，并且所述模块还包括第二信号焊盘，可配置成在所述电路与至少一个外部设备之间为数字信号布线；以及电压焊盘，在至少一个外部设备与所述电路之间为基本上恒定的电压布线，其中所述 第二信号焊盘交错位于第二列焊盘中的所述电压焊盘之间。
20.一种用于增加通过电路上的焊盘布线的信号的信噪比的方法，所述方法包括在所述电路上形成信号焊盘，其中所述信号焊盘可配置成在所述电路与至少一个外部 设备之间为信号布线；以及在所述电路上形成未用焊盘，其中所述未用焊盘交错位于所述信号焊盘之间，使得各 所述未用焊盘在所述信号焊盘中的至少两个信号焊盘旁边。
21.如权利要求20所述的方法，其中所述信号焊盘可配置成在所述电路与至少一个外 部设备之间为数字信号布线。
22.如权利要求20所述的方法，其中所述信号焊盘中的至少两个信号焊盘形成于彼此 旁边。
全文摘要
一种电路可以包括具有信号焊盘的模块，这些信号焊盘可配置成在电路与至少一个外部设备之间为信号布线。该模块也可以具有交错位于信号焊盘之间的未用焊盘。一种电路可以包括具有信号焊盘的模块，这些信号焊盘可配置成在电路与至少一个外部设备之间为变化信号布线。该模块也可以具有可配置成在至少一个外部设备与电路之间为基本上恒定电压布线的电压焊盘。信号焊盘可以交错位于电压焊盘之间。具有这些特征中的一个或者多个特征的模块可以在线焊封装和倒装芯片封装中均实现理想性能而具有在模块内设置不同输入/输出利用百分比的灵活性。
文档编号H03K19/0175GK102089974SQ200980127282
公开日2011年6月8日 申请日期2009年7月7日 优先权日2008年7月13日
发明者P·克霍斯库, S·特兰, Y-F·林, 林谷 申请人:阿尔特拉公司