一种基于带权重延迟链的数字50%占空比调节电路的制作方法

专利名称：一种基于带权重延迟链的数字50%占空比调节电路的制作方法
技术领域：
本发明用于集成电路设计领域，用于将占空比偏离50%的时钟信号调整至50%占 空比。具体涉及一种带权重延迟链，可以更快更精确的将时钟信号的占空比调节至50%。
背景技术：
某些集成电路对时钟的占空比有较高的要求，要求占空比接近50%，但锁相环等时 钟产生电路所生成的时钟信号的占空比往往不能精确等于50%，或者时钟信号经过不对称 时钟Buffer后导致占空比偏离50%，这样便需要专门的占空比调节电路将时钟信号的占空 比调节至50%附近。占空比调节电路主要分为两大类，一类是模拟的调节方式，一类是数字的调节方 式。模拟方式的占空比调节电路精度高，但是模拟的实现方式基本上都含有电荷泵和滤波 电容，所以模拟调节方式具有调节时间慢、版图面积大等缺点。数字的调节方式和模拟的调 节方式相比，调节时间大大缩短，具有快速响应的特点，同时由于数字调节方式不需要较大 的滤波电容，版图面积比模拟调节方式要小。但目前的数字占空比调节电路的调节精度和 调节范围存在折中问题，很难同时满足。本发明公开的基于带权重延迟链技术的占空比调 节电路可以在保持高调节精度的前提下达到宽的调节范围。

发明内容
数字占空比调节电路的调节精度取决于延迟链的最小可调节单元，调节能力取决 于延迟链的最大可调节范围，但目前的数字占空比调节电路的延迟链都是采取等步长调节 方式，即N个相同的最小可调节单元串联，如果要提高调节精度，则必须将最小可调节单元 做小，这便影响了最大可调节范围，如果将最大可调节范围做大，则必然会影响调节精度。为解决上述问题，本发明公开了一种基于带权重延迟链的数字占空比调节电路， 本发明的主要特点在于
1、利用带权重的延迟链可以兼顾调节范围和调节精度两个性能指标；
2、可以更速的达到输出时钟50%占空比的锁定状态。


图1基于带权重延迟链的快速高精度数字50%占空比调节电路总体结构图； 图2本发明的调节波形示意图3带权重延迟链示意图； 图4使用本发明公开的占空比调节波形结果图。
具体实施例方式以下结合附图，详细说明发明公开的一种基于带权重延迟链的快速高精度数字 50%占空比调节电路的结构和工作过程。
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如图1所示，本发明公开的一种基于带权重延迟链的快速高精度数字50%占空 比调节电路主要包含一个二分频器、两个带权重延迟链、一个异或门、一个Buffer、一个D 触发器、一个锁定检测逻辑单元和一个双向计数器，输入时钟ckin连接到二分频器的in 端、锁定检测逻辑的elk端和双向计数器的elk端，二分频器的out端分别连接到异或门 的一个输入端和带权重延迟链1的in端，带权重延迟链1的out端连接到异或门的另 一输入端，异或门的输出端连接到Buffer的输入端，Buffer的输出端为输出信号ck。ut， ck。ut连接到带权重延迟链2的in端和D触发器的D端，带权重延迟链2的out端连接 到D触发器的elk端，D触发器的Q端连接到锁定检测逻辑的in端和双向计数器的“ ΚΡ/ ”端，锁定检测逻辑的out端连接到双向计数器的EN端，双向计数器的out端连接到 带权重延迟链1和带权重延迟链2的ctrl
端。电路的具体工作过程如下如图2所示，偏离50%占空比的输入时钟Ckin经过二分 频器分频后输出频率减半、占空比为50%的信号Cl，C1经过带权重延迟链1延时输出Cld，Cl 和cld两个信号经过异或操作生成C2，如果Cld和C1相比被延迟了 1/4个时钟周期，S卩1/2 个Ckin周期，则经过异或操作得到的C2信号具有和Ckin相同的频率，且占空比为50%，C2经 过Buffer驱动得到最终的输出信号ck。ut。获得50%占空比信号的关键在于精确控制带权重延迟链1的延时为1/4个C1周 期。带权重延迟链的控制策略如下利用和带权重延迟链1完全相同的带权重延迟链2对 Ckout进行延时，得到ck。ut d，两个延迟链的控制信号完全相同，带权重延迟链1对C1信号延 迟1/4个周期的同时带权重延迟链2对ck。ut延迟半个周期，利用ck。ut d作为D触发器的时 钟对ck。ut进行采样。如果ck。ut d和ck。ut相比，延迟小于半个周期，则采样结果始终为高，如 果延迟大于半个周期，则采样结果始终为低，如果延时刚好等于半个周期，则采样结果为随 机的高低电平。锁定检测逻辑对D触发器m个时钟周期的输出结果进行判断，如果m个周 期的结果全为高或者全为低，则说明带权重延迟链2没有将ck。ut信号刚好延迟半个周期， 此时锁定检测逻辑输出高电平，该信号控制双向计数器采取相应计数变化；如果在m个周 期内存在高低电平的变化，则说明延时已经接近50%，此时锁定检测逻辑输出低电平，双向 计数器保持计数结果不变。带权重延迟链的示意图如图3所示，由η级延迟单元和一个整形Buffer组成，每 级延迟单元由一个反相器和一个负载电容构成，通过开关每级延迟单元负载电容调节整个 延迟链的延迟能力。带权重延迟链中每级延迟单元的负载电容均不相同，从2°*k增加到 2n_、k，其中k为最小单位负载电容。和传统的延迟链相比，每级延迟单元的负载电容不再 相同，而是呈指数增长，这样，通过相同级数的延迟单元，带权重延迟链与传统延迟链相比 可以获得更宽的调节范围，而且，带权重延迟链的调节精度取决于最小负载电容延迟单元 的延迟能力，与传统延迟链相比，增加延迟链的精度对调节范围的影响较小，所以带权重延 迟链与传统延迟链相比可以获得更高的精度。带权重延迟链由双向计数器控制，双向计数器中的‘ Ν”信号为图1中锁定检测 逻辑的输出结果，如果连续m个周期D触发器的输出结果始终为高或低，则说明尚未达到锁 定状态，需要对带权重延迟链的延时进行调节，此时EN的值为高电平，双向计数器改变计 数值；如果m个周期内D触发器的输出结果存在高低电平转换则说明电路已经达到锁定状 态，此时EN的值为低电平，双向计数器保持计数值。双向计数器中“t!P/@”信号为图1中D触发器的输出结果，“朋/涵厂’信号为高电平代表带权重延迟链2的延时小于1/2个ck。ut 周期，需要加大延时，此时，双向计数器增加计数；“ UP/BN ”信号低电平代表带权重延迟链 2的延时大于1/2个ck。ut周期，需要减小延时，此时，双向计数器减小计数。
这样，通过带权重延迟链和双向计数器，便可以实现大范围内的快速50%占空比 调节。如图4所示为本发明公开的基于带权重延迟链快速高精度数字50%占空比调剂电路 的占空比调节波形图，上面的波形为占空比偏离50%的输入时钟，下面的波形为占空比为 50%的输出时钟。
权利要求
1. 一种占空比调节电路，包含一个二分频器、两个带权重延迟链、一个异或门、一个 Buffer、一个D触发器、一个锁定检测逻辑单元和一个双向计数器，输入时钟(Ckin)连接到 二分频器的(in)端、锁定检测逻辑的elk端和双向计数器的elk端，二分频器的(out)端分 别连接到异或门的一个输入端和带权重延迟链1的(in)端，带权重延迟链1的(out)端连 接到异或门的另一输入端，异或门的输出端连接到Buffer的输入端，Buffer的输出端为输 出信号(ck。ut)，(ckout)连接到带权重延迟链2的(in)端和D触发器的(D)端，带权重延迟 链2的(out)端连接到D触发器的(elk)端，D触发器的(Q)端连接到锁定检测逻辑的(in) 端和双向计数器的(HPf通)端，锁定检测逻辑的(out)端连接到双向计数器的(EN)端，双 向计数器的(out)端连接到带权重延迟链1和带权重延迟链2的(ctrl
)端。
全文摘要
许多高频集成电路都要求50%的时钟信号占空比，但是锁相环直接输出的时钟信号的占空比往往偏离50%较大，因此需要专门的占空比调节电路来对时钟信号的占空比进行调节。占空比调节电路主要可以分为模拟方式的占空比调节电路和数字方式的占空比调节电路。本发明公开了一种基于带权重延迟链的快速高精度50%数字占空比调节电路，能够显著加快调节时间，同时可以提高调节精度。本发明中的电路由二分频器、带权重延迟链1、带权重延迟链2、Buffer、异或门、D触发器、锁定检测逻辑和双向计数器组成。
文档编号H03K3/017GK102006033SQ201010555900
公开日2011年4月6日 申请日期2010年11月19日 优先权日2010年11月19日
发明者李俊丰, 石大勇, 蒋仁杰, 谭晓强, 郭斌, 陈宝民, 陈怒兴 申请人:长沙景嘉微电子有限公司