专利名称：一种并行维特比译码器和译码方法、及接收器的制作方法
技术领域：
本发明属于通信技术领域，涉及一种并行维特比译码器和译码方法、及接收器。
背景技术：
目前，维特比算法已在卫星通信、硬件驱动器、手机、无线个人局域网以及光纤信道等数字通信领域得到广泛应用。除了用于信道等化，维特比算法也是卷积码中常用的纠错码方法。卷积编码包括网格编码和Turbo码。这些编码方式已经在2G和3G通信标准 IS-95, CDMA2000, WCDMA 以及 TD-SCDMA 中采用。尽管维特比算法应用广泛，但仍然显示出很多不足。多年以来，为解决这些不足已经发展出多种维特比算法，其中，应用最为广泛的是并行“滑块”维特比算法。(参见Peter J. Black和Teresa H. Y. Meng于1997年6月发表在《IEEE固体电路杂志》第32卷第6期上名为《一种mb/s的四态滑块维特比译码器》的文章)。为了保证原始维特比算法固有的序列性，并行维特比算法采用输入数据流块的形式，增强了前后数据段，从而减少了数据块边缘的影响。相对于原有算法，这些附加的数据段降低了并行维特比算法的效率，但是业界普遍认为为了实现并行化，这是值得的。随着新标准的建立，数据速率持续提高。例如，IEEE长距多模式光纤标准IEEE 802. 3aq(有时称为10GBASE-LRM)提供了高于10(ibit/S的信道比特率。根据目前常用的半导体技术，序列维特比译码器显然不能提供这样的比特率。现有的滑块并行维特比译码器会额外消耗大量芯片空间或过度要求提高数据块速率。
发明内容
本发明所要解决的技术问题是提供一种并行维特比译码器和译码方法，该译码器和译码方法可以处理比特率高于3(ibitS/S的输入数据流。此外，本发明还提供一种接收器。为解决上述技术问题，本发明采用如下技术方案。一种并行维特比译码方法，包括步骤一，将输入数据流转换成一序列部分重叠的输入数据块；步骤二，N个维特比译码器以交错旋转的方式对所述输入数据块进行解码，输出译码数据块；当第i+Ι个维特比译码器译完输入数据块的重叠区域时，向第i个维特比译码器传递终态信息，其中0 < i < N-I ；当第i+Ι个维特比译码器译完一个完整的输入数据块时，接收第i+2个维特比译码器传递的终态信息。作为本发明的一种优选方案，所述译码方法还包括步骤三，将所述译码数据块转换成译码数据流。作为本发明的另一种优选方案，所述维特比译码器解码卷积码；所述输入数据块以至少三倍于所述卷积码的内存进行重叠。作为本发明的再一种优选方案，所述输入数据块均包括由L个符号构成的主数据块和由P个符号构成的前导数据块；所述输入数据块的重叠部分的大小为P个符号所占的内存。作为本发明的再一种优选方案，所述维特比译码器通过译码所述输入数据块中的由P个符号构成的前导数据块获得所述终态信息。作为本发明的再一种优选方案，所述步骤二中，解码的详细过程为N个维特比译码器通过加比选算法对一序列部分重叠的输入数据块进行并行运算，分别获得一序列表示通往各个状态的最可能路径的状态度量值；其中，第i个维特比译码器接收第i+Ι个维特比译码器发送的终态信息，0 ^ i ^ N-I ；然后每个维特比译码器根据获得的状态度量值和终态信息进行解码，输出译码数据块。一种并行维特比译码器，包括输入缓冲区，一组维特比译码器，输出缓冲区；所述输入缓冲区用以使输入数据流转换成一序列部分重叠的输入数据块；所述一组维特比译码器用以通过加比选算法对所述一序列部分重叠的输入数据块进行并行运算，获得一序列表示通往各个状态的最可能路径的状态度量值，并结合各个维特比译码器发送的终态信息进行译码，输出译码数据块；其中，第i个维特比译码器接收第i+Ι个维特比译码器发送的终态信息，0彡i彡N-I，N为所述一组译码器中的维特比译码器个数；所述输出缓冲区用以将所述一组译码器输出的译码数据块转换成译码数据流。作为本发明的一种优选方案，所述维特比译码器为卷积码译码器或信道响应译码
ο作为本发明的另一种优选方案，所述输入缓冲区包括若干个输入缓冲单元，一个输入缓冲单元存储一个输入数据块，相邻的2缓冲单元存储的2个输入数据块具有重叠的数据段。作为本发明的再一种优选方案，所述输入缓冲区含有内存，所述内存具有至少N 个输入数据块所占的容量。作为本发明的再一种优选方案，所述并行维特比译码器集成在硅基底上，所述输入数据流的比特率大于3(ibitS/S。一种接收器，包括传感器，转换器，输入缓冲区，N个译码器，输出缓冲区；所述传感器用以提供从物理介质接收到的模拟信号；所述转换器与传感器相连，用以将所述模拟信号转换成数字信号，形成输入数据流；所述输入缓冲区与转化器相连，用以将输入数据流转换成一序列部分重叠的输入数据块；所述N个译码器与所述输入缓冲区相连，用以通过加比选算法对所述一序列部分重叠的输入数据块进行并行运算，获得一序列表示通往各个状态的最可能路径的状态度量值，并结合各个维特比译码器发送的终态信息进行译码，输出译码数据块；其中，第i个译码器接收第i+Ι个译码器发送的终态信息，0 ^ i ^ N-I ；所述输出缓冲区用以将所述译码器输出的译码数据块转换成译码数据流。作为本发明的一种优选方案，所述译码器为维特比译码器。作为本发明的另一种优选方案，所述物理介质为光纤、磁盘、或天线。作为本发明的再一种优选方案，所述译码器集成在硅基底上，所述输入数据流的比特率大于3Gbits/s。本发明的有益效果在于本发明中终态信息的传递不需要后数据块(即S = 0)， 因而提高了译码效率，减少了所需的并行译码器的数量，可以对比特率高于3(ibitS/S的输入数据流进行译码，突破了传统译码的门限。
图1为在数字通信或数字信息存储中应用的示例性系统的框图；图2为误码校正编码器的结构示意图；图3为信道模型结构图；图4为四态维特比译码器的网格示意图；图5为光学收发模块的接收器的部分结构示意图；图6为图5中的模数转换器的接收信号的数字结构示意图；图7为传统滑块译码方法中数据块的处理时间表；图8为采用了终态信息传递的滑块译码器中数据块的处理时间表；图9为并行维特比译码方法的流程图；图10为并行维特比译码器中的单个维特比译码器的译码流程图。主要组件符号说明102、数据源；104、发送器；106、信道；108、接收器；110、目的端；112、编码器；114、调制器；116、解调器；118、译码器；202、移位寄存器；204、编码机制；302、脉冲响应；304、加法器；402、状态；404、状态间的转移；502、传感器；504、滤波器；506、模数转换器；508、多端口内存；510、N个维特比译码器；512、N个数字缓冲区；514、输出界面。
具体实施例方式下面结合附图对本发明的具体实施方式
作进一步详细说明。实施例本实施例提供一种并行维特比译码方法，该译码方法采用终态信息传递来提高效率。通过提高效率，可以减少空间的占用和/或在特定的热收支内提高数据速率的处理能力。在一些实施例中，一个译码器芯片采用多个译码器并行运算一组重叠数据块，通过加比选运算，获得一序列状态度量值，这些状态度量值代表到达各个状态最可能的路径。各个译码器会传递处理前序数据块的译码器选择的终态信息。各个译码器会依次接收处理后序数据块的译码器选择的终态信息。终态信息省去了对后序数据块处理的需求，因而缩短了译码过程。结合上下文，可以充分理解本发明。图1是在数字通信或数字信息存储中应用的示例性系统。发送器104处理来自数据源102的数据，并将其作为一个信号通过信道106 发送至接收器108。接收器108检测到信号，为目的端110提取数据。发送器104包含用以增加差错保护的编码器112。调制器114将经过编码的数据流转换成适合信道106传输的
6形式。对应的，接收器108包含用以将收到的信号转为数字信号的解调器116和可选择的用以从收到的数据流中提取源数据流的译码器118。图1所示的系统是常用系统，表示本发明可广泛应用于各种系统中。其中，信道 106可以是无线(电磁波)信道，光纤，传输线，声波导，或气流，也可以是磁带，光盘，电荷耦合阵列，或打印页面。当以很高的速率或存储密度使用上述示例中的任何一种信道时，信道中的符号容易失真、干扰、和/或受到噪声影响。为减轻此影响，系统设计者们采用等化和 /或误码校正编码(ECC)的方法。图2表示的是示例性误码校正编码器112，其根据一序列源数据编码数据通常来自于大于源数据集的集合)获取一序列编码数据yk。编码器112包括移位寄存器202和编码机制204。如图2所示，编码机制204通常由一个查找码表来表示，但其他合适的编码机制也可以使用。移位寄存器202表示编码器的内存。因为每个输出的编码数据yk取决于当前输入的源数据&和前n-1个输入的源数据，所以编码“内存”是n-1个数据。换句话说，输出的编码数据yk取决于当前输入的源数据&和误码校正编码器112的一个状态，该状态由移位寄存器202的内容判决。图3表示示例性信道模型，该信道模型表示了调制器114，信道106，及解调器116 的合并作用。需要注意的是，术语“调制器”和“解调器”在业界使用的比较宽泛。在本文中，这些术语具体用以表示模拟信号域和数字域之间的转换。信道模型通过脉冲响应302 对编码数据yk进行卷积运算，加法器304加入误差信号nk，产生接收信号i~k。脉冲响应302 的作用非常类似于编码器112的作用，因为信道模型的输出是基于当前输入的编码数据yk 和信道状态的，而该信道状态是由之前的信道输入决定的。维特比算法的基本原理如下信道或者编码器的内存是有限的，所以未来的输入信号独立于输入早于内存中的信号的任何信号。因而，在一个给定的时间内，完全可以比较通往各个状态的各种路径，毫无延迟地为各个可能的状态做出判决。一旦在每段时间内为各个状态作出判决，维特比译码器就能通过对比序列末端的状态来完成译码过程。降低维特比算法的复杂度使其能够在信道译码器或ECC译码器中应用的方法有很多。通过例子，可以更好的理解所述原理。图4是示例性四态维特比译码器的网格示意图。状态402在各个预定步长(k = 0，1，2，...)都对应可能的编码器状态S0-S3。状态间的转移404对应可能的输入数据Xk(及对应的输出数据yk)。所以，假如图4中的四个状态对应的二位移位寄存器的状态为00，01，10及11。& = 0的输入数据引起从00转移到00、 01转移到10、10转移到00，以及11转移到10 ；相应的输出数据yk随着状态而改变，如图中的转移标签所示。& = 1的输入数据引起从00转移到01，从01转移到11，从10转移到 01，以及从11转移到11。这种结构在各个时间步长重复进行。还有更多复杂的编码器，提供更多的状态以及状态之间更多可能的转移。对于各个时间间隔的各个状态，译码器判决路径度量值，即，度量通往该状态最佳路径的质量。典型地度量方法是采用欧几理德距离进行度量，尽管这个不是必须的。译码器还记录通往各个状态的最佳路径(称为“寄存传递(register passing)")；或者对随后判决的通往各个状态的最佳路径进行标记(称为“回溯(trace-back)”)。从初始状态开始，译码器执行一系列的加比选(add-compare-select，简称ACS)运算。初始状态通常都是任意设置的，比如，设每个状态的度量值为0。但是，如果编码器的初始状态已知(例如，一直处于SO的状态)，则其对应的译码器的度量值要远小于其他状态的度量值。如图4所示，四种状态S0-S3的初始度量值分别为0，99，99，和99。图4的顶行是一序列的接收信号的值。当接收到各个接收信号值时，通过接收信号值和可能的接收数据值之间的差值幅度，将各个接收信号值与各个可能的接收数据值进行对比。图4所示的译码器的可能的接收数据值为_3，-1，1以及3。在步长k = 1时， 接收信号值0. 5分别产生3. 5，1. 5,0. 5以及2. 5的差值幅度。对于k = 1时的各个状态，将与各个状态转移相关的差值幅度加到转移之前的各个状态的路径度量值中，然后对其进行比较，从中选择较小的度量值。图4中，k = 1时，状态SO上的两个转移中的第一个转移有1. 5的差值幅度，这1. 5的差值幅度与前一个状态度量值0相加，得到1. 5 ；状态SO上的两个转移中的第二个转移有2. 5的差值幅度，其与前一个状态度量值99相加，得到101.5。选出较小的状态度量值1.5。如图4所示，这个较小的状态度量值以加粗第一个转移来表示。此类标记的一种优选的实现方法为通过将寄存器比特位设置为合适的值来实现。如图4所示，上述计算过程可以在步长k= 1的各个状态重复，也可以在其后的各个步长的各个状态重复，结果得到k = 7时的一序列的状态度量值。对于每一个选择路径或幸存路径来说，每个状态都有度量值。在完成对接收到的信号序列中每个信号值的加比选运算后，译码器识别出具有最小状态度量值的最终状态，该最终状态通过网格显示出最佳幸存路径。通过回溯所选的转移，可以确定最佳路径。如图4所示，以加粗的黑实线表示最佳路径。上文对维特比译码器进行了初步的解释，充分说明了收敛问题。通常，译码器也有可能在接收完接收信号序列之前就开始对输入数据&进行解码，这是因为设计优良的编码可以确保所有的幸存路径在一定量的步长之内收敛成网格。大多数编码可以确保5m步长以内的统计收敛，其中m是编码器中的移位寄存器的长度。任何在此窗口(5m步长以内) 发生的输入数据判决都是不可信的，而在此窗口之外的判决几乎与从最佳译码器得到的判决一样可信。为了更好更具体的阐述，本发明以10GBASE-LRM(IEEE 802. 3aq)光纤信道为例重点阐述。同时，能够理解的是，本发明提供的方法和设备也都适用于其他信道的应用。IEEE 802. 3aq标准适用于计算机之间通过网络切换和路由建立的以太网通信。在此应用中，图1 的发送器104和接收器108都是光收发模块的组成部分。典型地，每个交换机或路由器包括很多这样的模块，每个模块都包含一个发送器和一个接收器，进行电信号和光信号之间的转换，实现与光纤另外一端对应模块的点对点通信。常见的商用波形因数包括XENPAK， X2, XPAK，XFP 以及 SFP。光收发模块通常不包括ECC编码器(相当于图1中的编码器112)。然而，光纤的模式色散会引起符号间的干扰(inter-symbol interference，缩写为ISI)，维特比译码器 (相当于图1中的译码器116)对信道效应的补偿就比较理想。收发模块通常作为集成电路应用在半导体基底上。受现有的半导体处理技术的限制，维特比译码器的加比选运算速率很难达到3GHz以上。即便是并行维特比译码器，情况也是如此。图5是示例性光学收发模块的接收器部分的结构图。图5的接收器可以是图1中的接收器108的一个实施例。传感器502从信道106 (见图1)传送的光脉冲中获取电子信号。电子信号在被模数(A/D)转换器506数字化之前，首先经滤波器504进行滤波。电子信号的带宽受滤波器504的限制。模数转换器506向多端口内存508提供高速数字信号流， 多端口内存508接着使数据以N组并行数据块的形式输入，如下文描述。当数据块可用时， 一组N个维特比译码器510对其进行运算，每个数据块都由指定的维特比译码器译码。与 N个维特比译码器510对应的一组N个数据缓冲区512存储译码后的数据，直到输出界面 514能够重新提取出译码后的数据，输出界面514将译码后的数据组成序列，形成译码数据流，然后输出至数据目的地。图6表示了图5中的模数转换器506提供的接收信号的示例性高速数字信号流。在一些实施例中，接收信号是多比特字(比如，4比特分辨率的幅值)；而在其他实施例中(比如ECC译码)，接收信号是单比特位。多个维特比译码器中(比如，图5中的 N个维特比译码器510)的每一个维特比译码器都会将L个符码的主数据块译码。常规地， 每个主数据块都包含一个含P个符码的前导数据块和一个含S个符码的后数据块，以确保维特比译码器的存活路径在含L个符码的主数据块中的所有点收敛。大部分情况下，P = 5m，S = 5m，其中m是信道的内存或者ECC编码。不过，P和S可能取决于信道或ECC编码的具体特性，也可以进行调整以实现可靠性和复杂性的权衡。由于在前导数据块和后数据块中的译码判决不可靠，每个主数据块的这些部分会和其他主数据块重叠。图7描述了传统滑块译码方法中数据块的处理时间表。高速数据流被分为长度为 P+L+S的重叠的数据块，以旋转式分布在维特比译码器Vtl Vim中。数据块可用时，译码器开始处理每个重叠数据块，在收到新的数据块之前，各个译码器即已完成译码处理。因此， 如图7所示，维特比译码器Vtl在转移至时间点704处理新的数据块前有一个处理时间间隔 702。通过数字化接收信号的符码率来表示，那么这意味着每NL个符码期内，各个译码器处理P+L+S个符码，使单个译码器以低于输入数据流的时钟频率的速率下进行运算。对于10GBASE-LRM的光纤信道而言，P和S预计为约20个符码。L的值用以平衡复杂性和效率。在至少一些预期的实施例中，L为80-100个符码。各个单个译码器以速率 E = L/ (P+L+S)进行运算。假设L有80个符码，则译码器的效率为0. 67。假设译码器&要求的时钟频率是一个效率函数Rd = RK/(NXE)，其中&是数字化的接收符码率，N是并行的译码器数量，E是效率。假设接收符码率为10GHz，效率为0.67，N就要大于或等于6，以获得低于2. 5GHz的单个译码器时钟频率。由于译码器在输入数据块时开始各自进行处理，则在任意时间点每个译码器都能把分配的数据块处理完一部分。相邻译码器之间的偏移计算如下F= (P+L+S)/N。如果P =S = 20, L = 80, N = 6，则偏移为F = 20。因此当译码器Vi完成一个数据块启动下一个时，译码器Vg已经完成其数据块20个符码的处理，译码器Vw还有20个符码就完成其数据块的处理。明显地，任一给定译码器(即当前译码器)处理的数据块与后续译码器处理的数据块重叠。另外，在当前译码器将要处理数据块末端的重叠部分时，后续译码器已经完成重叠部分的处理。这种情况下产生一个机会，即通过从后续译码器传递所述重叠部分的处理信息到当前译码器，可以保存处理过程。需要注意的是，如果图6中的高速数据流没有并行化，则序列维特比译码器在含L 个符码的主数据块末端的状态是后一个主数据块始端的译码器的状态。译码序列最有可能选择的路径必须仅通过一个状态。需要再说明的是，后数据块是用以确保存活路径的收敛， 以便可靠的译码判决在主数据块中可用。如果相邻的并行维特比译码器相互协作，加强状态的匹配，则后数据块可被省略(即S = 0)。一旦个别并行维特比译码器的进展超出数据块始端足够多，以确保存活路径在主数据块始端(例如，从整个数据块始端开始的2P个符码) 的收敛，则可以为前数据块识别出适合的终态。从前一个译码器的角度来看，终态信息可以在其数据块中2P+F个符码就可用。但是无论在什么情况下，在数据块末端(P+L个符码)之前，终态信息都是需要的。在达到数据块末端后，维特比译码器采用回溯(trace-back)算法，从后一个译码器指定的终态进行回溯，完成译码过程。通过寄存器交换技术，维特比译码器简单地识别出与所选终态相关的寄存器，并从中提取译码数据。图8说明了采用终态信息传递的滑块译码器中数据块的处理时间表。终态信息的传递不需要后数据块(即S = 0)，因而提高了效率，减少了所需要的并行译码器的数量。在处理间隔702 (长度为NL)中，每个维特比译码器处理P+L个符码，然后在时间704启动新的数据块。在P = 20，S = 0，L = 80，N = 5时，偏移F仍然是20个符码，这说明在给定的维特比译码器到达其数据块末端时，后一个维特比译码器已经完成其数据块80 %的译码处理。图9是可在接收器(比如图1的接收器108)中使用的示例性并行译码方法。尽管运算是循序性的，需要注意的是，接收器中的组件也可以同时执行这些运算。在步骤802 中，接收器将入数据流分成重叠的数据块，其中每个数据块包括一个含L个符码的主数据块和一个含P个符码的前导块。含P个符码的前导块与前一个主数据块(见图8)的部分重叠。在一些实施例中，数据块通过至少三倍于卷积码的内存进行重叠。在步骤804中，接收器将数据块以交错的形式分配给一组维特比译码器，该组维特比译码器并行运算(即， 一组并行的维特比译码器)。在步骤806中，并行维特比译码器的输出被序列化或者组合， 形成译码数据流。图10是图9中步骤804采用的一组并行维特比译码器中单个维特比译码器实施的示例性译码方法。步骤902 译码器初始化其起始状态度量值，比如，初始到0，然后进行一系列加比选运算，判决一系列状态度量值和选定的转移。若此过程进展够远，译码器能够可靠地确定前一数据块的终态。步骤904 译码器向在前一数据块上运算的译码器传递终态信息，指示最终状态。该译码器继续其加比选运算直到到达当前数据块的末端。步骤 906 译码器从在后一数据块上运算的译码器中接收终态信息，使用该终态信息来完成当前数据块的译码处理。如本领域技术人员充分认识到本发明的价值作用，更多的变型和修改将显而易见。所有的变型和修改都属于本发明权利要求的保护范围内。这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其他形式、结构、布置、比例，以及用其他元件、 材料和部件来实现。
权利要求
1.一种并行维特比译码方法，其特征在于，包括步骤一，将输入数据流转换成一序列部分重叠的输入数据块；步骤二，N个维特比译码器以交错旋转的方式对所述输入数据块进行解码，输出译码数据块；当第i+Ι个维特比译码器译完输入数据块的重叠区域时，向第i个维特比译码器传递终态信息，其中0彡i彡N-I ；当第i+Ι个维特比译码器译完一个完整的输入数据块时，接收第i+2个维特比译码器传递的终态信息。
2.根据权利要求1所述的并行维特比译码方法，其特征在于所述译码方法还包括步骤三，将所述译码数据块转换成译码数据流。
3.根据权利要求1所述的并行维特比译码方法，其特征在于所述维特比译码器解码卷积码；所述输入数据块以至少三倍于所述卷积码的内存进行重叠。
4.根据权利要求1所述的并行维特比译码方法，其特征在于所述输入数据块均包括由L个符号构成的主数据块和由P个符号构成的前导数据块；所述输入数据块的重叠部分的大小为P个符号所占的内存。
5.根据权利要求4所述的并行维特比译码方法，其特征在于所述维特比译码器通过译码所述输入数据块中的由P个符号构成的前导数据块获得所述终态信息。
6.根据权利要求1所述的并行维特比译码方法，其特征在于所述步骤二中，解码的详细过程为N个维特比译码器通过加比选算法对一序列部分重叠的输入数据块进行并行运算，分别获得一序列表示通往各个状态的最可能路径的状态度量值；其中，第i个维特比译码器接收第i+Ι个维特比译码器发送的终态信息，0 ^ i ^ N-I ；然后每个维特比译码器根据获得的状态度量值和终态信息进行解码，输出译码数据块。
7.一种并行维特比译码器，其特征在于，包括输入缓冲区，用以使输入数据流转换成一序列部分重叠的输入数据块；一组维特比译码器，用以通过加比选算法对所述一序列部分重叠的输入数据块进行并行运算，获得一序列表示通往各个状态的最可能路径的状态度量值，并结合各个维特比译码器发送的终态信息进行译码，输出译码数据块；其中，第i个维特比译码器接收第i+Ι个维特比译码器发送的终态信息，0 ( i ( N-I，N为所述一组译码器中的维特比译码器个数；输出缓冲区，用以将所述一组译码器输出的译码数据块转换成译码数据流。
8.根据权利要求7所述的并行维特比译码器，其特征在于所述维特比译码器为卷积码译码器或信道响应译码器。
9.根据权利要求7所述的并行维特比译码器，其特征在于所述输入缓冲区包括若干个输入缓冲单元，一个输入缓冲单元存储一个输入数据块，相邻的2缓冲单元存储的2个输入数据块具有重叠的数据段。
10.根据权利要求7所述的并行维特比译码器，其特征在于所述输入缓冲区含有内存，所述内存具有至少N个输入数据块所占的容量。
11.根据权利要求7所述的并行维特比译码器，其特征在于所述并行维特比译码器集成在硅基底上，所述输入数据流的比特率大于3(ibitS/S。
12.一种接收器，其特征在于，包括传感器，用以提供从物理介质接收到的模拟信号；转换器，与传感器相连，用以将所述模拟信号转换成数字信号，形成输入数据流；输入缓冲区，与转化器相连，用以将输入数据流转换成一序列部分重叠的输入数据块；N个译码器，与所述输入缓冲区相连，用以通过加比选算法对所述一序列部分重叠的输入数据块进行并行运算，获得一序列表示通往各个状态的最可能路径的状态度量值，并结合各个维特比译码器发送的终态信息进行译码，输出译码数据块；其中，第i个译码器接收第i+Ι个译码器发送的终态信息，0 ^ i ^ N-I ；输出缓冲区，用以将所述译码器输出的译码数据块转换成译码数据流。
13.根据权利要求12所述的接收器，其特征在于所述译码器为维特比译码器。
14.根据权利要求12所述的接收器，其特征在于所述物理介质为光纤、磁盘、或天线。
15.根据权利要求12所述的接收器，其特征在于所述译码器集成在硅基底上，所述输入数据流的比特率大于3(ibitS/S。
全文摘要
本发明公开了一种并行维特比译码器和译码方法、及接收器，该译码方法包括步骤一，将输入数据流转换成一序列部分重叠的输入数据块；步骤二，N个维特比译码器以交错旋转的方式对所述输入数据块进行解码，输出译码数据块；当第i+1个维特比译码器译完输入数据块的重叠区域时，向第i个维特比译码器传递终态信息，其中i大于等于0小于等于N-1；当第i+1个维特比译码器译完一个完整的输入数据块时，接收第i+2个维特比译码器传递的终态信息。本发明中终态信息的传递不需要后数据块(即S=0)，因而提高了译码效率，减少了所需的并行译码器的数量，可以对比特率高于3Gbits/s的输入数据流进行译码，突破了传统译码的门限。
文档编号H03M13/41GK102571109SQ20101058403
公开日2012年7月11日 申请日期2010年12月10日 优先权日2010年12月10日
发明者何润生 申请人:景略半导体(上海)有限公司