专利名称：基于最小均方差准则的ldpc分层bp译码算法及译码器结构的制作方法
技术领域：
本发明涉及多媒体无线传感网通信系统，特别涉及多媒体无线传感网基带信号处 理中的LDPC作为信道纠错码的译码方法及译码器结构实现。
背景技术：
WMSN(多媒体无线传感网)是在传统WSN(无线传感器网络)基础上引入了音频、 视频、图像等多媒体信息感知功能的一种新型传感器网络。它借助于节点上多媒体传感器 感知周边环境的多媒体信息，通过多跳中继方式将数据传到信息汇聚中心。它综合了现代 传感器技术，微电子技术，通信技术，嵌入式计算技术和分布式信息处理技术等多个学科， 是新兴的交叉研究领域。并且由于其在军事国防，工农业，环境监测，生物医疗等重要领域 具有十分广阔的应用前景，已经引起许多国家学术界和工业界的高度重视。LDPC码是Villager于1962年首先提出来的，近年来被Mackay等人重新发现，是 继Turbo码后又一种性能接近香农限的纠错码，它的某些分类已经超过了 Turbo码的性能 并且无Turbo码的平层效应。LDPC码是一种线性纠错码，它的校验矩阵是一个稀疏矩阵， 因而它的码字之间具有很好的距离特性。QC-LDPC(准循环低密度校验码)码，不同于一 般的LDPC码，使用了准循环子矩阵来构造奇偶校验矩阵H(如下图所示)，也就是说奇偶校 验矩阵H包含JXK个循环置换的单位子矩阵，每个子矩阵的大小都是mXm。其中々，,表示一个大小为mXm的单位矩阵每行向右循环sx, y得到的新矩阵。位置偏移量sx, y是由公式 ^rfXb(M)计算得到，其中a和b是(ialois域(GF(m))元素。QC-LDPC码结合了一般LDPC 码随机性的特点，又具有准循环结构的特性，其信道性能接近随机构造的LDPC码，其编译 码电路大为简化，成为LDPC码走向应用的一种重要手段。QC-LDPC码在众多领域得到了广 泛采用，许多工业标准已经采用或提案采用QC-LDPC码作为信道编码方案，同时还有望成 为第四代移动通信的信道编码标准。本专利的具体实施将面向IEEE802. 16e标准中使用的 QC-LDPC码，包括1/2，2/3，3/4，5/6等多种码率。其单位子矩阵的大小从24到96，间隔为 4，共19种，同时其码长从576到2304，间隔为96，共19种
权利要求
1.一种基于最小均方差准则的LDPC分层BP译码算法，其特征是包括步骤1)将LDPC码校验矩阵的行从上往下划分为组，每组包含相同数目的行，划分得到的组 称为层；2)然后依次在每层中进行译码，每层的输出以及信道信息作为下一层的输入进行译码；3)最后一层译码结束后进行奇偶校验来判决译码是否结束；变量定义表示第q次迭代中从变量节点Π传递给校验节点m的信息，记为变量信息； Kn表示第q次迭代中从校验节点m传递给变量节点η的信息，记为校验信息； An表示变量节点η的判决信息； 其中，对于某一层的译码，步骤包括 0" =A -R"1 (1)
2.根据权利要求1所述的基于最小均方差准则的LDPC分层BP译码算法，其特征是 β。，β L，β p最优值的确定步骤包括现有的BP算法中校验信息的计算方法，如式0)，
3.根据权利要求2所述的基于最小均方差准则的LDPC分层BP译码算法，其特征是所 述β C1，β L，β p的最优值获得具体步骤包括第一步计算(6)式和(4)式差值的均方差
4. 一种基于权利要求1 3任一所述的分层译码算法的部分并行译码器结构，其特征 是包括控制模块、输入输出缓存、减法器、分层信息处理模块、加法器、第一存储器、第二存 储器、奇偶校验模块和用来传递消息的互连BENES网络；控制模块，用来控制整个译码器的工作过程，各个模块的工作状态及时序，包括信道 信息的输入控制、迭代是否继续的控制、信息处理模块的使能控制、译码器结果的输出控制 和BENES网络的参数设置；输入缓存用来存储信道传来的对数似然比信息；输出缓存用来存储译码器的输出判决 比特，并完成译码数据打包；第一存储器用来保存分层信息处理模块产生的校验节点信息；第二存储器用来保存每 次迭代译码产生的节点判决信息；分层信息处理模块完成式(4)中的运算，将和当前校验节点相连的变量节点信息，根 据权利要求1所述算法进行处理，处理完的信息将存入第一存储器中； 奇偶校验模块用来判断迭代译码过程是否终止； BENES网络用来在分层信息处理单元和存储器之间传递信息； 本译码器的译码过程，步骤包括(1)初始化将输入缓存中的信道对数似然比信息读入第二存储器的相应位置 ’第一 存储器值均初始设为零；同时根据LDPC码的校验矩阵来配置BENES网络。(2)减法器运算第二存储器中各节点判决信息通过BENES网络传递到减法器输入端， 从第一存储器中读取相应的校验节点信息，两者相减可以得到变量节点信息；(3)分层信息处理对步骤O)的结果进行如式(4)运算，得到校验节点信息，写入第 一存储器相应位置；(4)加法器运算将步骤(3)的结果和相应变量节点信息相加，得到节点判决信息，并 通过BENES网络写入第二存储器；(5)奇偶校验每次迭代译码的结果通过奇偶校验单元来判断是否满足校验方程；如 果满足，则译码过程结束；如果不满足，如果未达到最大迭代次数，则迭代过程继续。(本内容是原来权利要求8合并而来，考虑到技术方案完整性，把这条并入权利要求4。)
5.根据权利要求4所述的部分并行译码器结构，其特征是处理模块包括10个输入和 10个输出，每个输出由其相应的输入之外的9个输入值中的最小值经过R = β # β ^fflin得 到。
6.根据权利要求5所述的部分并行译码器结构，其特征是所述BENES网络由三个参数 决定P、C和PM;其中，P代表QC-LDPC码子矩阵扩展因子的大小；C代表子矩阵的循环移位数；Pm代表 当前网络允许的最大输入数目，初始值设为96 ；BENES网络通过配置网络中的2X2开关和3X3开关来实现输入输出间的任意循环移 位变换，从而实现译码器支持多种码率码长LDPC码译码的功能；所述2X2开关是BAR状态 和CROSS状态的选择开关。
7.根据权利要求6所述的部分并行译码器结构，其特征是所述BENES网络控制信号生 成算法I 对于指定的(P，c，Pm)，如果Pm = 3，则调用算法B ；否则调用算法A ； 算法A步骤如下步骤AO:检测参数ρ和c的最低位，计算Ceil(p/2)和Ceil ((p_c)/2)； 将BENES网络中的所有2X2开关都默认设置为BAR状态； 步骤Al 将当前网络的第一级和最后一级的2X2开关按如下设置 如果P为偶数并且c为偶数，则调用算法I (p/2, c/2, Pm/2)和算法I (p/2, c/2, ΡΜ/2)； 如果P为偶数并且c为奇数，则将当前网络第一级的前Ceil (p/2)个开关设置为CROS 状态；调用算法 I (p/2, Ceil (c/2)，Pm/2)和算法 I (p/2, Floor (c/2)，PM/2)；如果P为奇数并且c为偶数，则将当前网络第一级的第Ceil ((p-c)/2)个开关和第 Ceil (p/2)个开关之间的所有开关，包括这两个开关在内设置为CROSS状态；将最后一级的 第Ceil (p/2)个开关设置为CROSS状态；调用算法 I (Floor (p/2)，c/2, PM/2)和算法 I (Ceil (p/2)，c/2, PM/2)； 如果P为奇数并且c为奇数，则当前网络第一级的前Ceil ((p-c)/2)-1个开关设置为 CROSS 状态；调用算法 I (Ceil (p/2)，Ceil (c/2)，PM/2)和算法 I (Floor (p/2)，Floor (c/2)， Pm/2)；Floor (χ)为向下取整，Ceil(A)为向上取整； 算法B步骤包括步骤BO 将3X3开关按如下规则设置 如果0，1，3)，则将3 X 3开关中的开关1设置为CROSS状态； 如果(3，1，3)，则将3 X 3开关中的开关2和3设置为CROSS状态； 如果(3，2，3)，则将3 X 3开关中的开关1和3设置为CROSS状态； 否则将所有开关设置为BAR状态。
8.根据权利要求4所述的部分并行译码器结构，其特征是分层信息处理模块采取流水 线的工作方式，其划分为四级流水线处理，第一级用来获取输入的绝对值，第二级计算出其 中最小的两个绝对值，第三级通过比较选择获取除了和本次输出相应的输入之外的最小绝 对值，第四级通过添加符号和输出运输得到校验节点处理单元的输出值。
9.根据权利要求4所述的部分并行译码器结构，其特征是在分层译码器结构中，当相 邻两层在相同列上都有非零元素时，上一层的信息处理模块结果直接送给下一层使用。
全文摘要
一种基于最小均方差准则的LDPC分层BP译码算法，该算法通过构造线性方程来逼近BP算法中校验节点处的运算公式来降低算法实现的复杂度，并且使用最小均方差准则求得线性方程系数的最优解来提高算法的译码性能。同时该算法引入分层译码的思想，可以提高算法的收敛性，减小对存储空间的需求。基于该算法，本发明提出一种用于多媒体无线传感网中，具有部分并行结构的LDPC码译码器结构。该译码器支持多种码长码率的LDPC码译码，并且具有占用系统资源少，数据吞吐率高，系统功耗低等优点。
文档编号H03M13/11GK102055484SQ20101059809
公开日2011年5月11日 申请日期2010年12月21日 优先权日2010年12月21日
发明者丁小军, 吴建辉, 周传海, 张萌, 徐勐, 时龙兴, 王涛 申请人:东南大学