一种低密度奇偶码ldpc的译码方法及装置的制造方法
【技术领域】
[0001] 本发明涉及电子技术领域，尤其涉及一种低密度奇偶码LDPC的译码方法及装置。
【背景技术】
[0002] 低密度奇偶校验（LDPC，Low Density Parity Check)码是目前数字信息传输领域 中大量使用的信道译码。LDPC码作为一种普通的线性分组码，通常用生成矩阵G和校验矩 阵H mxn来表示，M为校验矩阵行数，N为校验矩阵的列数，其特点是：奇偶校验矩阵HMXN中非 零元素的个数远远小于零元素的个数。
[0003] 目前，LDPC译码方法主要有BP译码、MS译码等，译码结构又分为串行、部分并行和 全并行结构。其中部分并行MS译码方法在译码复杂度和吞吐量方面有较好的折中。
[0004] 步骤1初始化：对每个比特节点η = 1，2,…，N，令
[0005] L (qmn) = L (cn) = rn
[0006] 步骤2迭代过程：
[0007] 1)校验节点更新（CNU)
[0008] 对每个校验节点m = 1，…，M和n e N (m)，计算
[0009]
[0010] 其中α为一常数。
[0011] 2)比特节点更新（VNU)
[0012] 对每个比特节点η = 1，…，N和m e Μ(η)，计算
[0013]
[0014] 对每个比特节点η = 1，…，Ν，计算
[0015]
[0016] 步骤3尝试判决
[0017] 根据判定条件：当Qn>0时，％ =0 ;否则Λ =1，得到码字4)。若满足 以下两个条件之一停止译码：（1) /G = O，?作为有效译码值输出；(2)达到预定的迭代次 数；否则，返回步骤2开始下一轮迭代。
[0018] 上述的二进制LDPC码部分并行MS译码方法中，当对译码吞吐量要求较高时，通常 采用多帧并行的方法来提高吞吐量，其译码实现时存在着占用较多的存储空间，译码接口 控制逻辑较复杂，译码延时较大的问题。
【发明内容】
[0019] 本发明实施例提供了一种低密度奇偶码LDPC的译码方法及装置，用以解决现有 技术中二进制LDPC码部分并行MS译码方法存在占用较多存储空间，译码接口逻辑较复杂， 编译延时较大的问题。
[0020] 其具体的技术方案如下：
[0021 ] -种低密度奇偶码LDPC的译码方法，所述方法包括：
[0022] 步骤1，对输入的信道似然值信息进行重排序；
[0023] 步骤2,根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判 决比特更新；
[0024] 步骤3,计算校验和，并判断校验和是否为预设阈值以及循环迭代次数是否达到门 限值，若校验和不为预设阈值以及循环迭代次数未达到门限值时，则执行步骤4,若校验和 为预设阈值或者循环迭代次数达到门限值时，则返回执行步骤2 ;
[0025] 步骤4，结束译码，输出译码结果。
[0026] 可选的，对输入的信道似然值信息进行重排序，包括：
[0027] 根据校验矩阵的特征重新排列校验矩阵中非零子阵中非零元素的顺序，使得重排 后校验矩阵中相应行块的相邻两个非零元素的行间隔相同，并且相应列块的相邻两个非零 元素的列间隔相同；
[0028] 对于输入信道似然值信息，按照各列块中的首个非零子阵的非零元素的列顺序进 行重排序。
[0029] 可选的，根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和 判决比特更新，包括：
[0030] 对变量节点和校验节点进行初始化；
[0031] 在初始化时，进行变量节点更新；
[0032] 在变量节点更新结束后，进行校验节点更新。
[0033] 可选的，对变量节点进行初始化，具体为：
[0034] 对每个比特节点η = 1，2,…，N，令
[0035] L (qmn) = L (cn) = rn
[0036] 其中，^为输入信道似然信息。
[0037] 可选的，校验节点更新，具体为：
[0038] 对每个校验节点m = 1，…，M和n e N (m)，计算
[0039]
[0040] 其中α为一常数。
[0041] 可选的，变量节点更新，具体为：
[0042] 对每个变量节点η = 1，…，N和m e Μ(η)，计算
[0043]
P
[0044] 可选的，判决比特更新，具体为：
[0045] 根据下式得出判决比特值：
[0046]
[0047] -种低密度奇偶码的译码装置，包括：输入排序模块、初始化模块、变量节点更新 模块、校验节点更新模块和判决输出模块，其中，
[0048] 输入排序模块，对信道似然信息进行排序，并对似然信息存储模块进行初始化；
[0049] 初始化模块，对变量节点和校验节点进行初始化；
[0050] 校验节点更新模块，对校验节点进行更新；
[0051] 变量节点更新模块，按照各列块中的首个非零子阵的非零元素的列顺序进行变量 节点更新，对各列块中的非首个非零子阵节点存储器的输出值进行左移操作，使得变量节 点更新时相同列块的各非零子阵读出的列号相同；
[0052] 判决输出模块，对输出的判决比特进行重新排序，使得排序后的比特按照译码原 始输入的顺序输出。
[0053] 可选的，所述输入排序模块，根据校验矩阵的特征重新排列校验矩阵中非零子阵 中非零元素的顺序，使得重排后校验矩阵中相应行块的相邻两个非零元素的行间隔相同， 并且相应列块的相邻两个非零元素的列间隔相同；对于输入信道似然值信息，按照各列块 中的首个非零子阵的非零元素的列顺序进行重排序。
[0054] 本发明实施例中提供了一种低密度奇偶码LDPC的编译方法，该方法包括：步骤1， 对输入的信道似然值信息进行重排序；步骤2,根据重排序的信道似然值信息进行并行变 量节点更新、校验节点更新和判决比特更新；步骤3,计算校验和，并判断校验和是否为预 设阈值以及循环迭代次数是否达到门限值，若校验和不为预设阈值以及循环迭代次数未达 到门限值时，则执行步骤4,若校验和为预设阈值或者循环迭代次数达到门限值时，则返回 执行步骤2 ;步骤4,结束译码，输出译码结果。也就是说，在本发明实施例中，在译码过程 中，只需要集满1帧数据后就能够开始译码，相对于传统的N帧并行译码结构，本发明接口 存储资源消耗少，译码延时减少（N-I)帧时间，输入接口控制逻辑比较简单。
【附图说明】
[0055] 图1为本发明实施例中一种LDPC的译码方法的流程图；
[0056] 图2为本发明实施例中为LDPC校验矩阵示例图；
[0057] 图3为本发明实施例中每个存储单元的存储格式的示意图；
[0058] 图4为本发明实施例中一种LDPC的译码装置的结构示意图。
【具体实施方式】
[0059] 为了解决现有技术中二进制LDPC码部分并行MS译码方法存在占用较多存储空 间，译码接口逻辑较复杂，编译延时较大的问题，本发明实施例中提供了一种低密度奇偶码 LDPC的编译方法，该方法包括：步骤1，对输入的信道似然值信息进行重排序；步骤2,根据 重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判决比特更新；步骤3， 计算校验和，并判断校验和是否为预设阈值以及循环迭代次数是否达到门限值，若校验和 不为预设阈值以及循环迭代次数未达到门限值时，则执行步骤4,若校验和为预设阈值或者 循环迭代次数达到门限值时，则返回执行步骤2 ;步骤4,结束译码，输出译码结果。也就是 说，在本发明实施例中，在译码过程中，只需要集满1帧数据后就能够开始译码，相对于传 统的N帧并行译码结构，本发明接口存储资源消耗少，译码延时减少（N-I)帧时间，输入接 口控制逻辑比较简单。
[0060] 当然，在本发明实施例中，该译码方法不仅保持了与传统方法一致的译码性能，并 且还降低了译码延时和存储空间。
[0061] 下面通过附图以及具体实施例对本发明技术方案做详细的说明，应当理解，本发 明实施例以及实施例中的具体技术特征只是对本发明技术方案的说明，而不是限定，在不 冲突的情况，本发明实施例以及实施例中的具体技术特征可以相互组合。
[0062] LDPC译码方法主要有BP译码、MS译码等，译码结构又分为串行、部分并行和全并 行结构。其中部分并行MS译码方法在译码复杂度和吞吐量方面有较好的折中。本发明实 施例中采用的是一种二进制的LDPC的部分并行MS译码。如图1所示为本发明实施例中一 种LDPC的译码方法，该方法包括：
[0063] 步骤101，对输入的信道似然值信息进行重排序；
[0064] 步骤102,根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和 判决比特更新；
[0065] 步骤103,计算校验和，并判断校验和是否为预设阈值以及循环迭代次数是否达到 门限值，若校验和不为预设阈值以及循环迭代次数未达到门限值时，则执行步骤104,若校 验和为预设阈值或者循环迭代次数达到门限值时，则返回执行步骤102 ;
[0066] 步骤104,结束译码，输出译码结果。
[0067] 进一步来讲，在本发明实施例中，为了解决译码实现时存在着占用较多的存储空 间，译码接口控制逻辑较复杂，译码延时较大的问题，首先需要输入的信道似然值信息进行 重排序，具体的重排序原理如下：
[0068] 如图2所示为LDPC校验矩阵示例图，图中Axy表示非零子阵，大小为512x512,且 每个非零子阵每行只有1个非零元素，X表示行块号，y表示列块号。
[0069] 在图2中0表示全零子阵。校验节点信息和变量节点信息共用1个存储单元