专利名称：振荡系统中的周期性时序抖动减少的制作方法
技术领域：
本发明大体上涉及集成电路(IC)的领域，且更具体地说，涉及用于对噪声敏感的集成电路(IC)的调压器，所述对噪声敏感的集成电路(IC)例如是用于数字处理器中的时钟产生或模拟及射频(RF)电路中的时钟合成的锁相环(PLL)、压控振荡器(VCO)及其它低抖动振荡系统。
背景技术：
高速数字逻辑电路依靠具有低时序不确定性或抖动(确定性的以及随机的)的数字时钟信号。通常，数字时钟信号由包括锁相环(PLL)及压控(或电流控制)振荡器(VCO) 的时钟产生器产生。PLL输出包括用以将VCO锁定到低抖动外部参考振荡器时钟信号(参考时钟源)的相位及频率。对此时钟产生器中的数字时钟抖动的主要贡献者之一是到PLL 及VCO的供电电压信号上的噪声。专用或“无噪声(clean)”供电电压信号并非始终可用。 可迫使PLL及VCO与将数字切换活动(噪声)注入到共用供电电压信号中的其它逻辑块共享所述共用供电电压信号。在不存在向基于PLL-VCO的时钟产生器的专用“无噪声”供电电压输入的情况下， 非常需要产生“无噪声”供电电压信号。一种技术是使用低压降调压器(LDO)对现有的有噪声供电电压信号进行滤波及/或调压。LDO的输出用以对时钟产生器中的VCO及PLL供电(因为这些电路块对供电电压噪声特别敏感)。存在适用于PLL-VCO时钟产生器应用的若干已知LDO实施方案。这些LDO实施方案通常涉及使用一个或一个以上调压器级来减少噪声耦合。传统上，并入有芯片上PLL及VCO的集成电路(IC)使用独立的电源块 (power-supply bump)，以实现无噪声电源连接。随着将多个PLL及VCO并入到IC中，电源块及硅裸片接合垫的数目增大。电源块指代已封装IC与主应用电路板之间的焊球连接。通过在IC上并有LDO以便支持要求低抖动的应用，可最小化供电及接地连接的数目，藉此减少已封装IC引脚计数、芯片及主应用电路板布线复杂性。图1展示常规振荡系统10的示意图。振荡系统10包括LDO 20、参考时钟源30以及PLL-VCO时钟产生器40。LDO 20进一步包括用于对PLL-VCO时钟产生器40供电的电容性升压器120。LDO 20调节输入电压VDD_N0ISY，以产生“无噪声”经调节输出电压(第一输入偏压)VDD_REG到PLL-VCO时钟产生器40中。VDD_REG馈送到包含于PLL_VC0时钟产生器40内的对噪声敏感的PLL 160及VCO 170中。PLL_VC0时钟产生器40还从参考时钟振荡器30接收参考时钟REF_CLK。参考时钟振荡器30提供稳定的时钟源，以将VCO 170的输出锁定到在实例图中处于频率F。s。的所要输出信号VC0_CLK。参看图1，PLL 160将输入时钟REF_CLK与VC0_CLK进行比较，以产生电压控制信号Vctrl，所述Vctrl操作以相位-时钟锁定VCO 170。存在视振荡系统10的所需频率分辨率(频率步长)以及操作频率范围(低速数字、高速数字，或射频等)而定的用于构造PLL 160的其它已知实施方案。电容性升压器120与RC低通滤波器(由电阻器& 130及电容器Cf 140组成) 串联，以产生信号GATE_B00ST，所述GATE_B00ST的电压电平高于VDD_N0ISY的电压电平。 GATE_B00ST对由NMOS晶体管150组成的源极跟随器(source-follower)调压器的栅极加偏压。此处，GATE_B00ST必须高于VDD_N0ISY，以确保匪OS晶体管150处于饱和，同时维持输入VDD_N0ISY与LDO 20的输出信号VDD_REG之间的低电压降。以此方式配置的LDO 20在较宽的频率范围上提供VDD_N0ISY与VDD_REG之间的合理噪声隔离。然而，GATE_B00ST(理想地，DC电压)还具有AC电压分量或“纹波”，其为由电容性升压器120产生的切换活动(在此情况下，由REF_CLK计时)的人为噪声。电阻器& 130及电容器Cf 140 (RC滤波)的大分量值通常用以在将GATE_B00ST施加到NMOS晶体管150的栅极之前最小化所述GATE_B00ST的AC电压分量。NMOS晶体管150的栅极处的任何电压波动趋向于出现在源极节点处，所述源极节点对应于到PLL 160及VCO 170中的信号 VDD_REG。 尽管LDO 20使VDD_N0ISY与VDD_REG隔离，但VDD_REG包括来自输入到电容性升压器120中的REF_CLK的电压纹波分量。此电压纹波分量将噪声注入到VCO 170输出时钟信号VC0_CLK中。在此情况下，VC0_CLK展示时域中的确定性抖动或频域中的杂散信号 (spur)(以Fkef m的间隔)。依据目标应用，上述两种效应都是不合需要的。一种选择是用切换调压器来代替LDO 20 ；然而，再次引入电压纹波分量，从而导致VC0_CLK处的确定性抖动。对于要求低振荡器相位噪声的应用，例如(i)许多模拟及射频振荡系统，尤其在高速数字设计(多GHz CPU、数字通信链路等)中，以及(ii)射频及模拟频率合成设计(发射器、接收器、信号产生器等)，需要改进的低抖动振荡系统。
图1展示常规振荡系统的示意图。图2展示根据示范性实施例的与图1的振荡系统一起使用的电容器升压器的示意图。图3以图形描绘随存在于图1中的振荡系统的VDD_REG上的噪声频率而变的VCO 的周期抖动转移函数。图4展示根据示范性实施例的具有LDO、PLL及VCO的振荡系统的示意图。图5展示根据另一示范性实施例的具有LD0、时钟检测器及低抖动振荡器的振荡系统的示意图。图 6 展示图 4 中的振荡系统的 REF_CLK、VC0_CLK、B00ST_CLK_SEL、GATE_B00ST、 VDD_REG及VC0_PERI0D的时序关系及信号特性。
图7是利用图4的电容性升压器为LDO选择的时钟频率的过程的操作流程图。图 8是利用具有图5的电容性升压器的LDO为时钟检测器-低抖动振荡器系统选择时钟频率的过程的操作流程图。为了促进理解，除在适当时可添加下标来区分图中共用的相同元件外，在可能的情况下已使用相同参考标号来表示这些元件。图式中的图像出于说明的目的而简化，且未必是按比例描绘的。
本发明的示范性配置，且因而不应被视为限制本发明的范围，本发明的范围可容许其它同等有效的配置。因此，已预期，一些配置的特征可有益地并入其它配置中而无需进一步复述。
具体实施例方式词语“示范性”在本文中用以表示“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例未必被解释为比其它实施例优选或有利。下文结合附图陈述的详细描述意欲作为对本发明的示范性实施例的描述，且无意表示可实践本发明的仅有实施例。贯穿此描述而使用的术语“示范性”表示“充当实例、例子或说明”，且未必应解释为比其它示范性实施例优选或有利。详细描述包括特定细节以用于提供对本发明的示范性实施例的全面理解。所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本发明的示范性实施例。在一些情况下，以框图形式展示众所周知的结构及装置，以便避免模糊本文中所呈现的示范性实施例的新颖性。图2展示与图1中的振荡系统10 —起使用的电容器升压器120的示意图。电容器升压器120包括电荷转移开关Sl 12US2 122,S3 IM及S4 125。电容器升压器120充当电荷泵以使Vin下所施加的电压加倍(Vout = 2*Vin)。在此实例中，Vin =VDD_N0ISY 且 Vout = GATE_B00ST。在 REF_CLK (REF_CLK = 1)的第一半循环期间，电荷转移开关Sl 121及S2 122闭合，电荷转移开关S3 IM及S4 125断开，且电容器Cl 123 充电到Vin(VDD_N0ISY = Vin)。在REF_CLK (REF_CLK = 0)的第二半循环期间，电荷转移开关Sl 121及S2 122断开，电荷转移开关S3 IM及S4 125闭合，且电容器Cl 123的电平向上偏移Vin伏(VDD_N0ISY = Vin)。在REF_CLK (REF_CLK = 0)的第二半循环期间，电容器Cl 123连接到储存电容器(reservoir capacitor) C2 127，从而允许在需要时将电荷传递到输出电压Vout (GATE_B00ST)。由于电荷转移开关Sl 12US2 122,S3 IM及S4 125具有串联电阻且Vout (GATE_ BOOST)上的任何负载电流从储存电容器C2 127汲取电荷，因此实际输出电压Vout (GATE_ BOOST)略低于2*Vin。当GATE_B00ST驱动NMOS晶体管150的栅极时，图1的振荡系统10 中所实施的负载电流非常小。输出电压(Vout = GATE_B00ST)中的纹波与电荷转移开关Sl 121、S2 122、S3 IM及S4 125的串联电阻(Rs)成比例，且负载电流是在输出(Iout)处测量，且可以等式 Vripple = Iout^Rs表达。纹波频率等于到电容器升压器120的输入时钟REF_CLK的频率 FCLK0电容性升压器120的操作中需考虑的一重要因素是Vin (VDD_N0ISY)与 Vout (GATE_B00ST)之间的功率转换损失-功率损失。在此项技术中众所周知，可如下表达功率损失
权利要求
1.一种操作用于低抖动振荡系统的可在可配置切换频率下操作的电源的方法，其包含识别时钟检测器控制信号的状态；以及基于所述时钟检测器控制信号的所述状态，在参考时钟振荡器输出信号与低抖动振荡系统输出信号之间自适应地为所述电源选择所述可配置切换频率，以在断言时钟检测器控制信号时减轻所述低抖动振荡系统输出信号中的周期抖动效应。
2.根据权利要求1所述的方法，其中所述时钟检测器控制信号的所述状态进一步经配置以用于在低抖动振荡系统输出频率不稳定时选择所述参考时钟振荡器输出信号作为向所述电源的时钟信号输入。
3.根据权利要求2所述的方法，其中所述时钟检测器控制信号的所述状态进一步经配置以用于在所述低抖动振荡系统输出频率稳定时选择所述低抖动振荡系统输出信号作为向所述电源的所述时钟信号输入。
4.根据权利要求3所述的方法，其中所述时钟检测器控制信号的所述状态进一步经配置以用于在所述低抖动振荡系统初始通电时选择所述参考时钟振荡器输出信号作为向所述电源的所述时钟信号输入。
5.一种用于操作用于低抖动振荡系统的可在可配置切换频率下操作的电源的装置，其包含用于识别时钟检测器控制信号的状态的装置；以及用于基于所述时钟检测器控制信号的所述状态，在参考时钟振荡器输出信号与低抖动振荡系统输出信号之间自适应地为所述电源选择所述切换频率以在断言时钟检测器控制信号时减轻所述低抖动振荡系统输出信号中的周期抖动效应的装置。
6.根据权利要求5所述的装置，其中所述用于识别所述时钟检测器控制信号的所述状态的装置进一步经配置以用于在振荡系统输出频率不稳定时选择所述参考时钟振荡器输出信号作为向所述电源的时钟信号输入。
7.根据权利要求6所述的装置，其中所述用于识别所述时钟检测器控制信号的所述状态的装置进一步经配置以用于在所述振荡系统输出频率稳定时选择所述振荡系统输出信号作为向所述电源的所述时钟信号输入。
8.根据权利要求7所述的装置，其中所述用于识别所述时钟检测器控制信号的所述状态的装置进一步经配置以用于在所述振荡系统初始通电时选择所述参考时钟振荡器输出信号作为向所述电源的所述时钟信号输入。
9.一种计算机程序产品，其包含计算机可读媒体，所述计算机可读媒体包含用于致使具有可在可配置切换频率下操作的电源的低抖动振荡系统进行以下动作的指令识别时钟检测器控制信号的状态；以及基于所述时钟检测器控制信号的所述状态，在参考时钟振荡器输出信号与低抖动振荡系统输出信号之间自适应地为所述电源选择所述可配置切换频率，以在断言所述时钟检测器控制信号时减轻所述低抖动振荡系统输出信号中的周期抖动效应。
10.根据权利要求9所述的计算机程序产品，其中用以识别所述时钟检测器控制信号的所述状态的所述指令涉及在低抖动振荡系统输出频率不稳定时选择所述参考时钟振荡器输出信号作为向所述电源的时钟信号输入。
11.根据权利要求10所述的计算机程序产品，其中所述用以识别所述时钟检测器控制信号的所述状态的指令进一步涉及在所述低抖动振荡系统输出频率稳定时选择所述低抖动振荡系统输出信号作为向所述电源的所述时钟信号输入。
12.根据权利要求11所述的计算机程序产品，其中所述用以识别所述时钟检测器控制信号的所述状态的指令进一步涉及在所述低抖动振荡系统初始通电时选择所述参考时钟振荡器输出信号作为向所述电源的所述时钟信号输入。
13.一种装置，其包含参考时钟振荡器；低抖动振荡器；电源，其包括时钟信号输入以调节所述低抖动振荡器的供电电压；时钟检测器，其用以在低抖动振荡器输出信号频率稳定时产生时钟检测器控制信号；以及多路复用器，其用以在参考时钟振荡器输出信号与所述低抖动振荡器输出信号之间选择一者作为向所述电源的所述时钟信号输入，以在断言时钟检测器控制信号时减轻所述低抖动振荡器输出信号中的周期抖动效应。
14.根据权利要求13所述的装置，其中所述时钟检测器控制信号进一步经配置以控制所述多路复用器在低抖动振荡器输出频率不稳定时选择所述参考时钟振荡器输出信号作为向所述电源的所述时钟信号输入。
15.根据权利要求13所述的装置，其中所述时钟检测器控制信号进一步经配置以控制所述多路复用器在所述低抖动振荡器输出频率稳定时选择所述低抖动振荡器输出信号作为向所述电源的所述时钟信号输入。
16.根据权利要求15所述的装置，其中所述时钟检测器控制信号进一步经配置以控制所述多路复用器在所述低抖动振荡器初始通电时选择所述参考时钟振荡器输出信号作为向所述电源的所述时钟信号输入。
17.根据权利要求13所述的装置，其中所述装置为集成电路。
18.—种包括振荡系统的装置，其包含参考时钟振荡器；低抖动振荡器；切换电源，其用以调节所述低抖动振荡器的供电电压；时钟检测器，其用以在低抖动振荡器输出频率稳定时产生时钟检测器控制信号；以及多路复用器，其用以在参考时钟振荡器输出信号与低抖动振荡器输出信号之间选择一者作为向所述电源的时钟信号输入，以在断言时钟检测器控制信号时减轻所述低抖动振荡器输出信号中的周期抖动效应。
19.根据权利要求18所述的装置，其中所述时钟检测器控制信号进一步经配置以控制所述多路复用器在所述低抖动振荡器输出频率不稳定时选择所述参考时钟振荡器输出信号作为向所述电源的所述时钟信号输入。
20.根据权利要求18所述的装置，其中所述时钟检测器控制信号进一步经配置以控制所述多路复用器在所述低抖动振荡器输出频率稳定时选择所述低抖动振荡器输出信号作为向所述电源的所述时钟信号输入。
21.根据权利要求20所述的装置，其中所述时钟检测器控制信号进一步经配置以控制所述多路复用器在所述低抖动振荡器初始通电时选择所述参考时钟振荡器输出信号作为向所述电源的所述时钟信号输入。
22.根据权利要求18所述的装置，其中所述装置为集成电路。
23.一种装置，其包含 参考时钟振荡器； 压控振荡器(VCO)；锁相环(PLL)，其用以产生控制电压以将所述VCO锁定到所要操作频率并提供PLL锁定信号；NMOS晶体管，其用以相对于共用供电电压调节所述VCO的供电电压； 电容性升压器，其用以产生用于所述NMOS晶体管的栅极节点的GATE_B00ST信号电压；以及多路复用器，其用以在参考时钟振荡器输出信号与VCO输出信号之间选择一者作为向所述电容性升压器的时钟信号输入，以在断言所述PLL锁定信号时减轻周期抖动效应。
24.根据权利要求23所述的装置，其中所述PLL锁定信号进一步经配置以控制所述多路复用器在将所述PLL及VCO锁定到所要操作频率时选择所述VCO输出信号作为向所述电容性升压器的所述时钟信号输入。
25.根据权利要求M所述的装置，其中所述PLL锁定信号进一步经配置以控制所述多路复用器在未将所述PLL及VCO锁定到所要操作频率时选择所述参考时钟振荡器输出信号作为向所述电容性升压器的所述时钟信号输入。
26.根据权利要求25所述的装置，其中所述PLL锁定信号进一步经配置以控制所述多路复用器在所述PLL及VCO初始通电时选择所述参考时钟振荡器输出信号作为向所述电容性升压器的所述时钟信号输入。
27.根据权利要求23所述的装置，其中所述装置为集成电路。
28.—种包括振荡系统的装置，其包含 参考时钟振荡器；压控振荡器(VCO)；锁相环(PLL)，其用以产生控制电压以将所述VCO锁定到所要操作频率并提供PLL锁定信号；NMOS晶体管，其用以相对于共用供电电压调节所述VCO的供电电压； 电容性升压器，其用以产生用于所述NMOS晶体管的栅极节点的GATE_B00ST信号电压；以及多路复用器，其用以在参考时钟振荡器输出信号与VCO输出信号之间选择一者作为向所述电容性升压器的时钟信号输入，以在断言所述PLL锁定信号时减轻周期抖动效应。
29.根据权利要求观所述的装置，其中所述PLL锁定信号进一步经配置以控制所述多路复用器在将所述PLL及VCO锁定到所要操作频率时选择所述VCO输出信号作为向所述电容性升压器的所述时钟信号输入。
30.根据权利要求四所述的装置，其中所述PLL锁定信号进一步经配置以控制所述多路复用器在未将所述PLL及VCO锁定到所要操作频率时选择所述参考时钟振荡器输出信号作为向所述电容性升压器的所述时钟信号输入。
31.根据权利要求30所述的装置，其中所述PLL锁定信号进一步经配置以控制所述多路复用器在所述PLL及VCO初始通电时选择所述参考时钟振荡器输出信号作为向所述电容性升压器的所述时钟信号输入。
32.根据权利要求28所述的装置，其中所述装置为集成电路。
全文摘要
本发明描述一种包括调压器的装置，所述调压器具有用于对噪声敏感的模拟电路的自适应切换频率电路，所述对噪声敏感的模拟电路例如是具有锁相环(PLL)及压控振荡器(VCO)的振荡系统。在示范性实施例中，所述装置包括参考时钟振荡器(30)；低抖动振荡器(170a)；电源(120、130a、140a、150)，其包括时钟信号输入以调节所述低抖动振荡器的供电电压(WD-REG)；时钟检测器，其用以在低抖动振荡器输出频率稳定时产生时钟检测器控制信号(BOOST-CLK-SEL)；以及多路复用器(110)，其用以在参考时钟振荡器输出信号(REF-CLK)与低抖动振荡器输出信号(VCO-CLK)之间选择一者作为向所述电源的所述时钟信号(CLK)输入，以在断言所述时钟检测器控制信号时减轻所述低抖动振荡器输出信号中的周期抖动效应。在另一示范性实施例中，时钟检测器控制信号经配置以控制所述多路复用器在所述低抖动振荡器输出频率稳定时选择所述低抖动振荡器输出信号作为向所述电源的所述时钟信号输入。
文档编号H03K3/013GK102301600SQ201080006464
公开日2011年12月28日 申请日期2010年2月3日 优先权日2009年2月3日
发明者阿什温·拉古纳塔恩, 马尔奇奥·佩德拉里-诺伊 申请人:高通股份有限公司