专利名称：全差分复位延时可调鉴频鉴相器的制作方法
技术领域：
本发明属于集成电路设计技术领域，涉及锁相频率合成器电路，具体是一种全差分结构的复位延时可调鉴频鉴相器，可用于射频前端接收机系统频率综合器中。
背景技术：
目前，锁相频率合成器广泛应用于电子通信和无线射频技术领域，已经成为各种电子设备和通信设备中必不可少的基本模块。如图1所示，锁相频率合成器由鉴频鉴相器、 电荷泵、环路滤波器、压控振荡器和分频器组成。鉴频鉴相器对输入参考信号和分频器的输出信号进行频率和相位的比较，产生一组脉冲宽度正比于相位误差大小的脉冲信号UP和 DN，这组脉冲信号控制电荷泵充放电路径的开启和关断，通过电荷泵将频率和相位误差转化为电流脉冲，然后通过环路滤波器产生一个波动电压并对压控振荡器的输出频率进行控制，压控振荡器的输出频率经过分频器后又送给鉴频鉴相器同输入参考频率进行鉴频和鉴相，如此反复，通过负反馈校正，最终使分频器的输出信号与输入参考信号达到同频同相， 锁相环进入锁定状态。其中，鉴频鉴相器是锁相频率合成器的核心模块，对频率合成器的工作速度、输出抖动、相位噪声具有重要影响。边沿触发的鉴频鉴相器是现在广为应用的一类数字鉴频鉴相器，具有捕获速度快、跟踪范围宽、成本低、不受输入占空比影响等优点。图2给出了一种典型的数字鉴频鉴相器的结构图，它由两个带有复位端的边沿触发的D触发器和一个逻辑门与门组成。它具有的鉴频鉴相的特征当输入信号FR超前FV时，FR的上升沿使UP产生上升沿并为高电平，直到FV的上升沿到来，使得UP产生下降沿并为低电平，而DN只在FV 的上升沿处产生一个尖脉冲；当输入信号FV超前FR时，UP和DN的输出状态刚好对换；当 FR、FV同频同相时，UP、DN只会在输入信号FR和FV的上升沿处产生尖脉冲。总之，它的输出信号总是以超前信号的上升沿开始、以滞后信号的上升沿结束，归纳起来有三种状态 UP/DN = 00,UP/DN = 01,UP/DN = 10，第四种状态UP/DN = 11不存在。这是一个简单的有限状态机，三种状态之间的转换如图3所示。对于鉴频鉴相器，如果两输入信号的相位误差足够小，以至鉴频鉴相器无法鉴别， 这就是最小鉴相误差。只有相位误差累积起来，超过最小鉴相误差，鉴频鉴相器才有相位误差输出。最小鉴相误差越大，将产生的控制压控振荡器振荡频率的纠正电压越大，毛刺就越大。然而，即使在相位误差大于最小鉴相误差的前提下，由于电路泵MOSFET开关栅电容和金属连线电容的存在，使得鉴频鉴相器的输出脉冲信号UP和DN在脉冲高度还没有达到MOS开关的开启电压时就开始下降，不足以把电荷泵的充放电开关打开，如图4所示。因此不能通过电荷泵和环路滤波器产生对压控振荡器的纠正电压，相位误差将继续积累，积累到能把电荷泵充放电开关打开为止，这个积累到能把电荷泵开关打开前的相位误差就叫鉴相死区。为了提高锁相频率合成器的噪声性能，需要消除鉴相死区，一种常用的方法是人为增宽脉冲信号UP和DN的最小脉冲宽度，这可以通过在复位信号路径上加入延迟电路来实现。当参考信号和分频器输出的反馈信号之间的相位误差很小时，由于延迟电路的加入， 使得鉴频鉴相器的输出脉冲宽度变宽，能够开启电荷泵。因此，对于输入微小的相位误差， 电荷泵也会对应进行充放电，这样，死区就不存在了。在消除鉴相死区的同时，也带入了一个问题，当参考信号FR和分频器输出的反馈信号FV之间的相位误差接近2 π时，存在鉴相盲区。假设FR超前FV，由于复位延时的存在，下一个参考信号FR的上升沿会在D触发器复位之前到达，对于鉴频鉴相器来说将丢失一个FR的上升沿，结果是电路出现误操作。因此，输入相位差最高不能超过2 π (l-treset/ Τ)，其中，treset是复位延迟时间，T为参考信号的周期。当T = 2treset时，最高相位差不能超过η，致使鉴频鉴相器输出错误的时间占到了输入时钟周期的一半，此时锁相频率合成器将很难锁定。因此，复位延迟时间是一个设计时需要慎重考虑的量，希望在消除鉴相死区的前提下尽可能的小。传统上的延时电路是引入固定延时，但由于工艺、温度等因素的不确定性，鉴频鉴相器复位反馈通路上的延时难以精确评估，引入的固定延时大小可能不合适。传统鉴频鉴相器的输出直接驱动电荷泵，存在驱动能力不足的缺点，减慢了电荷泵的开关动作，增大了鉴频鉴相器的鉴相死区。因此需要增大鉴频鉴相器的驱动能力，使电荷泵的MOS开关更容易打开和关闭。电荷泵的非理想效应对锁相频率合成器的杂散性能有很大的影响，为了减小电荷泵的非理想效应，一般采用差分电荷泵结构，因此，需要鉴频鉴相器输出四路匹配的脉冲控制信号。传统上鉴频鉴相器是通过反相器来产生控制信号UP、DN的反信号，但这样会引入额外的延时，导致反信号与原信号之间的延时不匹配。综上所述，普通鉴频鉴相器存在如下缺点鉴相误差过大，复位延迟时间不可控， 对电荷泵的驱动能力不足，四路输出脉冲控制信号不匹配。
发明内容
本发明的目的是针对上述已有技术的不足，提出一种全差分复位延时可调鉴频鉴相器，以减小鉴相误差，实现对复位延迟时间的控制，增强对电荷泵的驱动能力，提高四路输出脉冲控制信号的匹配度。为实现上述目的，本发明包括四个RS触发器RS1、RS2、RS3、RS4和一个用于产生复位信号的四输入全差分与非门G0，其中产生复位信号的与非门G0，通过全差分延迟控制电路DL与第二 RS触发器RS2和第四RS触发器RS4的一对输入端相连接，用于在消除鉴相死区的同时将鉴相盲区减到最小；第二 RS触发器RS2和第四RS触发器RS4的输出端分别连接有一个buffer电路， 用于提高鉴频鉴相器对电荷泵开关的驱动能力，两路buffer共输出四路高度匹配的脉冲控制信号；每个RS触发器均由全差分与非门构成，每个buffer电路均由四个全差分反相器级联构成；
在所述的四输入全差分与非门GO和每个RS触发器中的全差分与非门，以及 buffer电路的每个全差分反向器中均引入正反馈结构，用于提高电路的灵敏度和工作速度，减小鉴频鉴相器的鉴相误差。上述鉴频鉴相器，其中所述的全差分延时控制电路DL，由三级延时固定单元和三级延时可控单元串联而成，三级延时可控单元分别通过三个数字控制位进行延时控制；每一级延时固定单元均由静态互补CMOS组成全差分反向器结构；每一级延迟可控单元均由静态互补CMOS组成全差分反向器结构，该全差分反向器的两个差分输出端和地之间分别串联一个电容和一个栅极与数字控制位连接的NMOS开关管，用于控制该延迟可控单元的延迟时间；在三级延时可控单元中串联的电容大小呈二进制加权的关系，使整个延时电路有000、001、010、011、100、101、110和111共八种不同的延时状态，以实现对鉴频鉴相器复位信号延迟时间的调整。上述鉴频鉴相器，其中所述的全差分RS触发器RSl由两输入全差分与非门Gl和两输入全差分与非门G2的输入与输出交叉耦合构成，全差分RS触发器RS2由两输入全差分与非门G3和三输入全差分与非门G4的输入与输出交叉耦合构成，全差分RS触发器RS3 由两输入全差分与非门G5和两输入全差分与非门G6的输入与输出交叉耦合构成，全差分 RS触发器RS4由三输入全差分与非门G7和两输入全差分与非门G8的输入与输出交叉耦合构成。本发明与现有技术相比具有如下优点(1)减小了鉴频鉴相器的鉴相误差。本发明通过在每个全差分与非门和buffer电路的每个全差分反向器中引入正反馈结构，加快了数字逻辑门的输出电平翻转速度，提高了电路的灵敏度和工作速度，减小了鉴频鉴相器的鉴相误差。(2)实现了对鉴频鉴相器复位延迟时间的控制。本发明采用延时控制电路来实现对鉴频鉴相器复位延迟时间的控制，可以根据芯片实际流片情况，通过对鉴频鉴相器的复位延迟时间的调整，在消除鉴相死区的同时将鉴相盲区减到最小，消除工艺偏差对电路性能的影响。(3)增强了鉴频鉴相器对电荷泵的驱动能力在本发明的鉴频鉴相器输出端采用了由四个全差分反相器级联构成的buffer电路，提高了鉴频鉴相器对电荷泵开关的驱动能力。(4)输出四路高度匹配的脉冲控制信号本发明的鉴频鉴相器整体电路采用全差分结构，可以在输出端产生四路高度匹配的脉冲控制信号，消除了传统鉴频鉴相器四路输出信号延时不匹配给锁相频率合成器引入的杂散。
图1为现有锁相频率合成器的结构图；图2为常用数字鉴频鉴相器的结构图；图3为现有鉴频鉴相器的状态转换图；图4为现有鉴频鉴相器的鉴相死区示意图5为本发明采用的鉴频鉴相器的电路结构图；图6为本发明中两输入带正反馈的全差分与非门电路图；图7为本发明中三输入带正反馈的全差分与非门电路图；图8为本发明中四输入带正反馈的全差分与非门电路图；图9为本发明中延时控制电路结构图；图10为本发明延时控制电路中的延时固定单元电路图；图11为本发明延时控制电路中的延时可控单元电路图；图12为本发明中buffer电路结构图；图13为本发明buffer电路中的全差分反向器电路图；图14为本发明的仿真波形示意图。
具体实施例方式本发明的鉴频鉴相器应用在锁相频率合成器中，采用了 TSMC 0. 18 μ m RFCM0S1P6M工艺，电源电压为1. 8V。为了进一步说明本发明的优势所在以及具体采取的技术手段，以下便结合图示详细说明本发明的具体实施方式
及电路结构。参照图5，本发明由四个全差分RS触发器RSI、RS2、RS3和RS4，两个输出buffer 电路bufferl和buffer2，一个用于产生复位信号的全差分四输入与非门GO及一个延时控制电路DL组成。其中全差分RS触发器RSl，由两输入全差分与非门Gl和两输入全差分与非门G2的输入与输出交叉耦合构成，全差分RS触发器RS2由两输入全差分与非门G3和三输入全差分与非门G4的输入与输出交叉耦合构成，全差分RS触发器RS3由两输入全差分与非门G5和两输入全差分与非门G6的输入与输出交叉耦合构成，全差分RS触发器RS4由三输入全差分与非门G7和两输入全差分与非门G8的输入与输出交叉耦合构成。所述两输入全差分与非门Gl、G2、G3、G5、G6和G8均采用静态互补CMOS结构，如图6所示，它包括四个NMOS管N1、N2、N3和N4，六个PMOS管P1、P2、P3、P4、MP1和MP2。Nl 的栅极作为两输入全差分与非门的输入端A，N2的栅极作为两输入全差分与非门的输入端 B，N3的栅极作为两输入全差分与非门的输入端Ab，N4的栅极作为两输入全差分与非门的输入端Bb，Nl的漏极作为两输入全差分与非门的输出端0，N3的漏极作为两输入全差分与非门的输入端0b，其中，Ab是A的反信号，恥是B的反信号，Ob是0的反信号；Nl的源极与 N2的漏极相连，N2的源极与电源地相连，N3的源极与电源地相连，N4的漏极与输出端Ob相连，N4的源极与电源地相连，Pl的源极与电源电压相连，Pl的栅极与输入端A相连，Pl的漏极与输出端0相连，P2的源极与电源电压相连，P2的栅极与输入端B相连，P2的漏极与输出端0相连，P3的源极与电源电压相连，P3的栅极与输入端Ab相连，P3的漏极与P4的源极相连，P4的栅极与输入端恥相连，P4的漏极与输出端Ob相连；在两输入全差分与非门的差分输出端0和Ob之间接入两个背靠背的PMOS管MP1、MP2，组成正反馈结构，MPl的源极与电源电压相连，MPl的漏极与输出端0相连，MPl的栅极与输出端Ob相连，MP2的源极与电源电压相连，MP2的漏极与输出端Ob相连，MP2的栅极与输出端0相连。所述三输入全差分与非门G4和G7均采用静态互补CMOS结构，如图7所示，它包括六个 NMOS 管 N5、N6、N7、N8、N9 和 N10,八个 PMOS 管 P5、P6、P7、P8、P9、P10, MPl 和 MP2。N5的栅极作为该三输入全差分与非门的输入端A，N6的栅极作为该三输入全差分与非门的输入端B，N7的栅极作为该三输入全差分与非门的输入端C，N8的栅极作为该三输入全差分与非门的输入端Ab，N9的栅极作为该三输入全差分与非门的输入端恥，mo的栅极作为该三输入全差分与非门的输入端Cb，N5的漏极作为该三输入全差分与非门的输出端0，N8 的漏极作为该三输入全差分与非门的输入端Ob，其中，Ab是A的反信号，恥是B的反信号， Cb是C的反信号，Ob是0的反信号；N5的源极与N6的漏极相连，N6的源极与N7的漏极相连，N7的源极与电源地相连，N8的源极与电源地相连，N9的漏极与输出端Ob相连，N9的源极与电源地相连，NlO的漏极与输出端Ob相连，NlO的源极与电源地相连，P5的源极与电源电压相连，P5的栅极与输入端A相连，P5的漏极与输出端0相连，P6的源极与电源电压相连，P6的栅极与输入端B相连，P6的漏极与输出端0相连，P7的源极与电源电压相连，P7的栅极与输入端C相连，P7的漏极与输出端0相连，P8的源极与电源电压相连，P8的栅极与输入端Ab相连，P8的漏极与P9的源极相连，P9的栅极与输入端恥相连，P9的漏极与PlO 的源极相连，PlO的栅极与输入端Cb相连，PlO的漏极与输出端Ob相连；在该三输入全差分与非门的差分输出端0和Ob之间接入两个背靠背的PMOS管MP1、MP2，组成正反馈结构， MPl的源极与电源电压相连，MPl的漏极与输出端0相连，MPl的栅极与输出端Ob相连，MP2 的源极与电源电压相连，MP2的漏极与输出端Ob相连，MP2的栅极与输出端0相连。
参照图8，所述产生复位信号的全差分四输入与非门GO采用静态互补CMOS结构， 它包括八个 NMOS 管 N1UN12, N13、N14、N15、N16、N17 和 N18,十个 PMOS 管 Pll、P12、P13、 P14、P15、P16、P17、P18、MPl和MP2。Nll的栅极作为该四输入全差分与非门的输入端A， N12的栅极作为该四输入全差分与非门的输入端B，m3的栅极作为该四输入全差分与非门的输入端C，m4的栅极作为该四输入全差分与非门的输入端D，m5的栅极作为该四输入全差分与非门的输入端Ab，N16的栅极作为该四输入全差分与非门的输入端Bb，N17的栅极作为该四输入全差分与非门的输入端Cb，N18的栅极作为该四输入全差分与非门的输入端 Db，Nll的漏极作为该三输入全差分与非门的输出端0，N15的漏极作为该三输入全差分与非门的输入端0b，其中，Ab是A的反信号，Bb是B的反信号，Cb是C的反信号，Db是D的反信号，Ob是0的反信号；Nll的源极与W2的漏极相连，N12的源极与W3的漏极相连，N13 的源极与N14的漏极相连，N14的源极与电源地相连，N15的源极与电源地相连，N16的漏极与输出端Ob相连，N16的源极与电源地相连，N17的漏极与输出端Ob相连，N17的源极与电源地相连，N18的漏极与输出端Ob相连，N18的源极与电源地相连，Pll的源极与电源电压相连，Pll的栅极与输入端A相连，Pll的漏极与输出端0相连，P12的源极与电源电压相连，P12的栅极与输入端B相连，P12的漏极与输出端0相连，P13的源极与电源电压相连， P13的栅极与输入端C相连，P13的漏极与输出端0相连，P14的源极与电源电压相连，P14 的栅极与输入端D相连，P14的漏极与输出端0相连，P15的源极与电源电压相连，P15的栅极与输入端Ab相连，P15的漏极与P16的源极相连，P16的栅极与输入端恥相连，P16的漏极与P17的源极相连，P17的栅极与输入端Cb相连，P17的漏极与P18的源极相连，P18的栅极与输入端Db相连，P18的漏极与输出端Ob相连，在该四输入全差分与非门的差分输出端0和Ob之间接入两个背靠背的PMOS管MP1、MP2，组成正反馈结构，MPl的源极与电源电压相连，MPl的漏极与输出端0相连，MPl的栅极与输出端Ob相连，MP2的源极与电源电压相连，MP2的漏极与输出端Ob相连，MP2的栅极与输出端0相连。
参照图9，所述延时控制电路DL由三级延时固定单元delayl、delay5、delay6和三级延时可控单元delay2、delay3、delay4串联而成，三个数字控制位Ivb1I2分别对三级延时可控单元delay2、delay3、delay4进行延时控制。每个延时固定单元电路均采用静态互补CMOS结构，如图10所示，它包括两个NMOS管N19和N20，两个PMOS管P19和P20，N19 的栅极作为该延时固定单元的输入端I，N20的栅极作为该延时固定单元的输入端Ib，N19 的漏极作为该延时固定单元的输出端02，N20的漏极作为该延时固定单元的输入端0b2，其中，Ib是I的反信号，(Λ2是02的反信号；N19的源极与电源地相连，N20的源极与电源地相连，P19的源极与电源电压相连，P19的栅极与输入端I相连，P19的漏极与输出端02相连， P20的源极与电源电压相连，P20的栅极与输入端Λ相连，Ρ20的漏极与输出端0b2相连； 每个延时可控单元电路均采用静态互补CMOS结构，如图11所示，它包括四个NMOS管N21、 N22、N23和N24，两个PMOS管P21和P22，两个电容Capl和Cap2，N21的栅极作为该延时可控单元的输入端I，N20的栅极作为该延时可控单元的输入端Ib，N23的栅极作为该延时可控单元的数字控制位b，N20的漏极作为该延时可控单元的输出端03，N22的漏极作为该延时可控单元的输入端0b3，其中，让是I的反信号，0b3是03的反信号，电容Capl和Cap2 的电容值大小相等；N21的源极与电源地相连，N22的源极与电源地相连，P21的源极与电源电压相连，P21的栅极与输入端I相连，P21的漏极与输出端03相连，P22的源极与电源电压相连，P22的栅极与输入端Λ相连，Ρ22的漏极与输出端0b3相连，电容Capl的一端与输出端03相连，电容Capl的另一端与N23的漏极相连，N23的源极与电源地相连，电容Cap2 的一端与输出端0b3相连，电容Cap2的另一端与N24的漏极相连，N24的栅极与数字控制位b相连，N24的源极与电源地相连。通过三个数字控制位卜、b2控制输出节点电容的大小来控制延时可控单元的延迟时间，其中k为延时可控单元delay2中的数字控制位，Id1 为延时可控单元delay3中的数字控制位，b2为延时可控单元delay4中的数字控制位。假定三级延时固定单元引入的延时为t,eset_fix，三级延时可控单元引入的延时为t,eset_va,，则总的延时为^reset ^reset-f ix^^reset-var式中treset_var 可写为treset_var = IdUb0Cc^b1W2)式中R为延时可控单元等效电阻，C0为延时可控单元delay2中电容Capl和Cap2 的电容值，C1为延时可控单元delay3中电容Capl和Cap2的电容值，C2为延时可控单元 delay4中电容Capl和Cap2的电容值，k为延时系数。为了有效利用数字控制信号的位数， 在三级延时可控单元中C。C1和C2的大小呈二进制加权的关系，使整个延时电路有000、 001、010、011、100、101、110和111共八种不同的延时状态。通过改变三个数字控制位的值， 可以针对芯片实际流片情况对鉴频鉴相器的复位延迟时间进行调整，使得复位信号延迟时间在消除鉴相死区的同时将鉴相盲区减到最小，以克服流片过程中工艺偏差对电路性能的影响。在延时可控单元中，为了减小数字控制位连接的NMOS开关管的寄生效应，NMOS开关管采用最小沟道长度。参照图12，两个输出buffer电路buffer 1和buffer2结构相同，每个buffer电路由四个全差分反相器invl、inv2,inv3和inv4级联构成。每个全差分反向器均采用静态互补CMOS结构，如图13所示，它包括两个匪OS管N25和N26，四个PMOS管P25、P26, MP3和MP4，N25的栅极作为该全差分反向器的输入端I，拟6的栅极作为该全差分反向器的输入端 Ib,N25的漏极作为该全差分反向器的输出端01，拟6的漏极作为该全差分反向器的输入端 Obl，其中，Λ是I的反信号，Obl是01的反信号；N25的源极与电源地相连，N26的源极与电源地相连，P25的源极与电源电压相连，P25的栅极与输入端I相连，P25的漏极与输出端01相连，P^的源极与电源电压相连，P^的栅极与输入端Λ相连，P^的漏极与输出端 Obl相连，在该全差分反向器的差分输出端01和Obl之间接入两个背靠背的PMOS管ΜΡ3、 ΜΡ4，组成正反馈结构，ΜΡ3的源极与电源电压相连，ΜΡ3的漏极与输出端01相连，ΜΡ3的栅极与输出端Obl相连，ΜΡ4的源极与电源电压相连，ΜΡ4的漏极与输出端Obl相连，ΜΡ4的栅极与输出端01相连。在每个buffer链路上的四个全差分反相器invl、inv2、inv3和inv4 中，晶体管N25、N26、P27、P^尺寸逐级倍增，以在提高驱动能力的同时使buffer反相器链的延时最优。为了说明四输入全差分与非门GO和每个RS触发器中的全差分与非门，以及 buffer电路的每个全差分反向器中引入的正反馈结构的工作原理，以一个二输入全差分与非门为例，参照图6的虚线框部分，假设输入B —直为高，当输入A的电平由高逐渐变为低时，正输出端0的电平由低逐渐升高，反输出端Ob的电平由高逐渐降低，当正输出端0的电平高到可以将MP2关断时，反输出端Ob将被更快的拉低，同时，反输出端Ob的拉低导致MPl 的导通，促使正输出端0被更快的拉高，这样就在两个差分输出端0和Ob之间形成了一个正反馈，加快了电路工作的速度，提高了鉴频鉴相器电路的灵敏度。整个鉴频鉴相器的连接关系及工作原理如下输入参考信号FR接全差分与非门G3的输入端Ab，输入参考信号的反信号FRB接全差分与非门G3的输入端A，全差分与非门G3的输出0和Ob分别接产生复位信号与非门 GO的输入端口 C和Cb，全差分与非门Gl的输出0和Ob分别接产生复位信号与非门GO的输入端口 B和恥，输入FV信号为外部压控振荡器经过分频器后产生的反馈正信号，该FV信号接全差分与非门G8的输入端恥，输入FVb信号为外部压控振荡器经过分频器后产生的反馈反信号，该FVb信号接全差分与非门G8的输入端B，全差分与非门G8的输出0和Ob分别接产生复位信号与非门GO的输入端口 D和Db，全差分与非门G6的输出0和Ob分别接产生复位信号与非门GO的输入端口 C和Cb，产生复位信号与非门GO产生复位信号后，其输出接延时控制电路，经过延迟控制电路后产生一组差分信号V和Vb，该V和Vb信号分别接全差分与非门G4的输入端口 A和Ab、全差分与非门G2的输入端口 A和Ab、全差分与非门 G5的输入端口 A和Ab以及全差分与非门G7的输入端口 A和Ab，全差分与非门G4的一对输出0和Ob连接bufferl，该bufferl的输出端产生一对差分信号UP和UPB，用来控制外部电荷泵的PMOS开关管，全差分与非门G7的一对输出0和Ob连接buffer电路buffer2， 该buffer2的输出端产生一对差分信号DN和DNB，用来控制外部电荷泵的NMOS开关管。当输入端参考信号和分频器输出的反馈信号之间存在相位误差时，该鉴频鉴相器输出的四路高度匹配的脉冲控制信号UP、UPB、DN和DNB。如图14所示，当输入信号FR超前FV时，FR 的上升沿使UP产生上升沿并为高电平，在FV的上升沿处，UP并没有立即变为低电平，而是延迟一段固定时间td后才产生下降沿并变为低电平，而DN在FV的上升沿处产生上升沿并为高电平，然后延迟一段固定时间td后产生下降沿并为低电平，其中，UPB和DNB分别为UP 和DN信号的反信号。
权利要求
1.一种全差分复位延时可调鉴频鉴相器，包括四个RS触发器RSI、RS2、RS3、RS4和一个用于产生复位信号的四输入全差分与非门G0，其特征在于产生复位信号的与非门G0，通过全差分延迟控制电路DL与第二 RS触发器RS2和第四 RS触发器RS4的一对输入端相连接，用于在消除鉴相死区的同时将鉴相盲区减到最小；第二 RS触发器RS2和第四RS触发器RS4的输出端分别连接有一个buffer电路，用于提高鉴频鉴相器对电荷泵开关的驱动能力，两路buffer共输出四路高度匹配的脉冲控制信号；每个RS触发器均由全差分与非门构成，每个buffer电路均由四个全差分反相器级联构成；在所述的四输入全差分与非门GO和每个RS触发器中的全差分与非门，以及buffer电路的每个全差分反向器中均引入正反馈结构，用于提高电路的灵敏度和工作速度，减小鉴频鉴相器的鉴相误差。
2.根据权利要求1所述的鉴频鉴相器，其特征在于全差分延时控制电路DL，由三级延时固定单元和三级延时可控单元串联而成，三级延时可控单元分别通过三个数字控制位进行延时控制。
3.根据权利要求2所述的鉴频鉴相器，其特征在于每一级延时固定单元均由静态互补CMOS组成全差分反向器结构。
4.根据权利要求2所述的鉴频鉴相器，其特征在于每一级延迟可控单元均由静态互补CMOS组成全差分反向器结构，该全差分反向器的两个差分输出端和地之间分别串联一个电容和一个栅极与数字控制位连接的NMOS开关管，用于控制该延迟可控单元的延迟时间。
5.根据权利要求2或4所述的鉴频鉴相器，其特征在于在三级延时可控单元中串联的电容大小呈二进制加权的关系，使整个延时电路有000、001、010、011、100、101、110和 111共八种不同的延时状态，以实现对鉴频鉴相器复位信号延迟时间的调整。
6.根据权利要求1所述的鉴频鉴相器，其特征在于全差分RS触发器RSl由两输入全差分与非门Gl和两输入全差分与非门G2的输入与输出交叉耦合构成，全差分RS触发器 RS2由两输入全差分与非门G3和三输入全差分与非门G4的输入与输出交叉耦合构成，全差分RS触发器RS3由两输入全差分与非门G5和两输入全差分与非门G6的输入与输出交叉耦合构成，全差分RS触发器RS4由三输入全差分与非门G7和两输入全差分与非门G8的输入与输出交叉耦合构成。
7.根据权利要求1或6所述的鉴频鉴相器，其特征在于全差分与非门Gl的一对输出作为产生复位信号的与非门GO的一对输入，全差分与非门G3的一对输出作为产生复位信号的与非门GO的一对输入，全差分与非门G4的一对输出连接第一 buffer电路，即 bufferl，全差分与非门G6的一对输出作为产生复位信号的与非门GO的一对输入，全差分与非门G8的一对输出作为产生复位信号的与非门GO的一对输入，全差分与非门G7的一对输出连接第二 buffer电路，即buffer2。
8.根据权利要求1或6所述的鉴频鉴相器，其特征在于四输入全差分与非门GO和RS 触发器中的全差分与非门Gl、G2、G3、G4、G5、G6、G7、G8均采用静态互补CMOS结构；每个 buffer链路上的四个级联的全差分反相器invl、inv2、inv3和inv4均采用静态互补CMOS结构，且全差分反相器invl、inv2、inv3和inv4中的晶体管尺寸逐级倍增，以使buffer反相器链的延时最优。
9.根据权利要求1或6所述的鉴频鉴相器，其特征在于四输入全差分与非门GO和RS 触发器中的全差分与非门G1、G2、G3、G4、G5、G6、G7、G8所引入的正反馈结构相同，每个正反馈结构通过在全差分与非门的两个差分输出端0和Ob之间插入两个背靠背的PMOS管MPl 和MP2实现，该MPl的源极与电源电压相连，MPl的漏极与输出端0相连，MPl的栅极与输出端Ob相连，MP2的源极与电源电压相连，MP2的漏极与输出端Ob相连，MPl的栅极与输出端 0相连。
10.根据权利要求1所述的鉴频鉴相器，其特征在于每个buffer电路中的4个全差分反向器引入的正反馈结构相同，每个正反馈结构通过在每个全差分反向器的两个差分输出端01和Obl之间插入两个背靠背的PMOS管MP3和MP4实现，MP3的源极与电源电压相连，MP3的漏极与输出端01相连，MP3的栅极与输出端Obl相连，MP4的源极与电源电压相连，MP4的漏极与输出端Obl相连，MPl的栅极与输出端01相连。
全文摘要
本发明公开了一种全差分复位延时可调鉴频鉴相器。它包括四个RS触发器、与非门G0、延时控制电路DL和两个输出buffer电路。其中，四个RS触发器均采用两个与非门交叉耦合结构，所有与非门均为全差分带正反馈的静态互补CMOS逻辑，DL延时电路由三个延时固定单元和三个延时可控单元级联构成，buffer电路由晶体管尺寸倍增的带正反馈的全差分反相器级联构成。与非门G0产生的复位信号经过DL电路延迟后对四个RS触发器进行复位控制，并由第二RS触发器和第四RS触发器分别通过各自连接的buffer电路输出四路脉冲控制信号。本发明具有鉴相误差小，复位延时可控，驱动能力强，输出四路脉冲控制信号匹配度高的优点，可用于高性能锁相频率合成器中。
文档编号H03L7/085GK102291127SQ20111014715
公开日2011年12月21日 申请日期2011年6月2日 优先权日2011年6月2日
发明者庄奕琪, 曾志斌, 朱新亮, 李振荣, 李聪, 汤华莲, 靳刚 申请人:西安电子科技大学