无时钟状态回归骨牌逻辑门及相关的集成电路与估算方法

专利名称：无时钟状态回归骨牌逻辑门及相关的集成电路与估算方法
技术领域：
本发明涉及逻辑电路，且特别涉及自我重置状态回归骨牌式逻辑门 (self-resetting return to state (RTS) domino logic gate),其操作无须依靠时钟信号， 且用于回应状态回归(RTS)信号。
背景技术：
逻辑电路在集成电路(IC)上的设置，通常以快速执行逻辑运算为目的，因此，有多种可能布局。在许多例子中，将时钟信号导引至提供逻辑运算的电路是困难且不易实现的。包括静态以及动态逻辑门以及电路，大多数的逻辑电路都需要根据一输入时钟操作。静态互补式金属氧化物半导体逻辑门是以相当低的能量操作，但具有可观的输入电容，且其中信号是互补的P型装置与N型装置彼此角力而得，因此，静态互补式金属氧化物半导体逻辑门的操作相当慢。骨牌式电路(Domino)较相对的静态装置快速，但几乎总是要由一输入时钟信号控制。此技术领域需要一种逻辑电路或逻辑门，可以在无需时钟信号的状态下以较快速且有效的方式进行逻辑运算。

发明内容
根据本发明一种实施方式所形成的一种无时钟状态回归骨牌逻辑门，具有多个节点、一骨牌电路、一估算电路、一致能电路以及一重置电路。上述节点各自设计在一第一状态以及一第二状态切换。上述输入节点各自在设定为上述第一状态后，根据状态回归操作回归上述第二状态。骨牌电路具有一预置状态以及一锁存状态。该骨牌电路为该预置状态时，该骨牌电路设定一预置节点以及一致能节点至上述第一状态、且设定该输出节点以及一第一重置节点为上述第二状态。当该预置节点转态至上述第二状态，该骨牌电路切换至该锁存状态，以转态该输出节点至上述第一状态且转态该致能节点至上述第二状态。当该第一重置节点转态为上述第一状态时，该骨牌电路重置回该预置状态。当上述输入节点为至少一个估算状态中任一个时，该估算电路转态该预置节点至该第二状态，反之，则该估算电路不影响该预设节点的电平。当该致能节点为上述第二状态时，该致能电路转态该第二重置节点至上述第一状态，反之，则该致能电路不影响该第二重置节点的电平。当上述输入节点不为上述至少一个估算状态中任一个时，该重置电路将上述第一与第二重置节点耦接在一起。当上述输入节点为上述至少一个估算状态中任一个时，该重置电路将上述第一与第二重置节点彼此隔离。该估算电路与该重置电路彼此可为双配置设计。所述状态回归技术可由回归逻辑‘0’设计实现，用于回应回归逻辑‘0’输入信号，或者，可由回归逻辑‘1’ 设计实现，用于回应回归逻辑‘1’输入信号。根据本发明一种实施方式所实现的集成电路，其中包括一第一逻辑以及一无时钟状态回归骨牌逻辑门。该第一逻辑供应多个状态回归信号。所述状态回归信号各自切换于一第一状态以及一第二状态。关于各个状态回归信号，在设定为第一状态后，该第一逻辑会
14根据状态回归操作设定各个状态回归信号为第二状态。无时钟状态回归骨牌逻辑门包括一预设节点、一致能节点、一输出节点以及一第一与一第二重置节点，各自切换于第一与第二状态。无时钟状态回归骨牌逻辑门还包括一骨牌电路、一估算电路、一致能电路以及一重置电路。根据本发明一种实施方式所实现的逻辑运算估算方法。所述方法包括接收多个状态回归信号。关于各个状态回归信号，会于设定至一第一状态后根据状态回归操作回归一第二状态。该方法还包括供应具有一预置状态以及一锁存状态的一骨牌电路。该骨牌电路于该预置状态时，会设定一预置节点以及一致能节点为一第一状态，且设定一输出节点以及一重置节点为一第二状态。当该预置节点被转态至该第二状态时，该骨牌电路切换至该锁存状态。当该重置节点转态至该第一状态，该骨牌电路转态回该预置状态，以转态该输出节点至该第一状态、且转态该致能节点至该第二状态。该方法还包括估算上述状态回归输入信号，其中，在所述状态回归输入信号处于至少一个估算状态的任一个时，转态该预置节点至该第二状态，使该骨牌电路切换为其锁存状态。该方法尚包括于该致能节点于该第二状态且所述状态回归信号不再为上述至少一个估算状态的任一个时转态该重置节点为该第一状态以重置该骨牌电路为该预置状态。根据本发明一种实施方式所形成的一无时钟状态回归骨牌逻辑门，具有多个节点，一骨牌电路、一估算电路、一致能电路以及一重置电路。各节点切换于一第一状态以及一第二状态。至少一个输入节点是一状态回归节点，会在设定为该第一状态后，根据状态回归操作回归该第二状态。该骨牌电路具有一预置状态以及一锁存状态。当该骨牌电路为该预置状态时，该骨牌电路设定一预置节点以及一致能节点至该第一状态、且设定一输出节点以及一第一重置节点至该第二状态。当该预置节点被拉至该第二状态，该骨牌电路切换至该锁存状态，以将该输出节点拉至该第一状态、且将该致能节点拉至该第二状态。当该第一重置节点拉至该第一状态时，该骨牌电路重置回该预置状态。当上述输入节点处于至少一个估算状态的任一个时，该估算电路将该预置节点拉至该第二状态；反之，该估算电路不干涉该预置节点的电平。当该致能节点处于该第二状态时，该致能电路拉升该第二重置节点至该第一状态。当上述输入节点不处于上述至少一估算状态的任何一种时，该重置电路将上述第一与第二重置节点耦接在一起；反之，该重置电路会将上述第一与第二重置节点相互隔离。上述状态回归技术可实现成回归逻辑‘0’的架构，用以回应回归逻辑‘0’输入信号。或者，上述状态回归技术可实现成回归回归逻辑‘1’的架构，用以回应回归逻辑‘1’输入信号。估算电路以及重置电路可用于共同执行任何需求的逻辑运算或功能，且无需限定为彼此的双配置设计。在一种实施方式中，估算电路对应上述输入节点的集合状态，而该重置电路则耦接少于上述输入节点总数的输入节点。关于提供给该重置电路的输入节点，各个均是状态回归节点。至于依照本发明一种实施方式所制作的集成电路，其中包括第一逻辑以及一无时钟状态回归骨牌逻辑门。该第一逻辑提供至少一个状态回归信号，切换于一第一状态以及一第二状态。关于各个状态回归信号，该第一逻辑会在所述状态回归信号设定为第一状态后根据该状态回归操作将之设定回至第二状态。所述无时钟状态回归骨牌逻辑门具有一预置节点、一致能节点、一输出节点、以及一第一与一第二重置节点；上述节点各自在上述第
15一与第二状态切换。所述无时钟状态回归骨牌逻辑门还包括一骨牌电路、一估算电路、一致能电路以及一重置电路。至于根据本发明一种实施方式所形成的一种估算一逻辑运算的方法，其中包括以下步骤。首先，接收多个输入信号，所述输入信号各自在第一状态与第二状态切换。此外， 提供一骨牌电路，操作在一预置状态以及一锁存状态。在该预置状态下，该骨牌电路设定一预置节点以及一致能节点至一第一状态、且设定一输出节点以及一重置节点至一第二状态。当该预置节点被拉到该第二状态时，该骨牌电路切换至该锁存状态，转态该输出节点至该第一状态、且将该致能节点拉到该第二状态。当该重置节点拉到该第一状态时，该骨牌电路重置回该预置状态。所述方法还包括估算上述状态回归输入信号，在上述状态回归输入信号处于至少一个估算状态中的任何一个时，将该预置节点拉到第二状态，以转态该骨牌电路至该锁存状态。所述方法还包括于该致能节点处于该第二状态且上述状态回归输入信号不为上述至少一个估算状态中的任何一个时，将该重置节点拉到该第一状态以重置该骨牌电路。上述输入信号包括至少一个状态回归信号，在设定为第一状态后根据状态回归操作回归为该第二状态。根据本发明一种实施方式所实现的一无时钟状态回归骨牌逻辑门，包括一骨牌电路以及一输入电路。该无时钟状态回归骨牌逻辑门用于回应多个输入逻辑信号，其中各个输入逻辑信号设计为在第一与第二逻辑状态切换。骨牌电路包括三个反相器、具有一第一传导形式的一第一以及一第二装置、以及具有一第二传导形式的一装置。第一反相器耦接于上述输入与输出节点之间。第二反相器耦接于上述输出节点以及一致能节点之间。第三反相器以输入端耦接一第一重置节点。第一传导形式的上述第一装置具有一控制端耦接上述输出节点、一第一电流端耦接关于上述第一逻辑状态的一第一电源电位节点、以及一第二电流端耦接上述预置节点。第二传导状态的第一装置具有一第一电流端耦接关于该第二逻辑状态的一第二电源电位、一控制端耦接该致能节点、以及一第二电流端耦接该第一重置节点。第一传导形式的该第二装置具有一第一电流端耦接该第一电源电位节点、一控制端耦接该第三反相器的输出端、以及一第二电流端耦接该预置节点。上述输入逻辑信号为一估算状态时，该输入电路将该预置节点拉到该第二逻辑状态。上述输入信号转态离开该估算状态时，该输入电路暂时地将该第一重置节点拉到该第一逻辑状态。在一种实施方式中，该输入电路包括一估算电路、一致能电路以及一重置电路。当上述输入逻辑信号为一估算状态时，该估算电路将该预置节点拉到该第二逻辑状态。当该致能节点为该第二逻辑状态时，该致能电路将一第二重置节点拉到该第一逻辑状态。当该输入逻辑信号不为该估算状态时，该重置电路耦接该第一重置节点至该第二重置节点。在一种实施方式中，该第一电源电位节点具有一正值电源电位，该第二电源电位节点具有一参考电位，该第一传导形式为半导体P型设计，且该第二传导形式为半导体N型设计。在另一种实施方式中，该第一电源电位节点具有一参考电位，该第二电源电位节点具有一正值电源电位，该第一导通形式为半导体N型设计，且该第二导通形式为半导体P型设计。上述输入信号可包括至少一个状态回归信号，根据不同设计，所述输入信号会回归逻辑‘ 1’或回归逻辑‘0’。根据本发明一种实施方式所实现的一集成电路包括至少一个无时钟状态回归骨牌逻辑门以及一第一电路。该第一电路供应至少一个状态回归信号，且于上述状态回归信号设定为第一状态后根据状态回归操作将之设定为第二状态。无时钟状态回归骨牌逻辑门可以上述类似方式设计。一种估算多个输入逻辑信号的方法。所述所述输入逻辑信号包括至少一个状态回归输入信号。该方法包括设定一预置节点为一第一逻辑状态，该第一逻辑状态为一第二逻辑状态的反相。所述方法还包括反相该预置节点以决定一输出节点的逻辑状态，反相该输出节点以决定一致能节点的逻辑状态，在该致能节点为该第一逻辑状态时转态一重置节点至该第二逻辑状态，反相该重置节点以决定一反相重置节点的一逻辑状态，在该反相重置节点为该第二逻辑状态时转态该预置节点至该第一逻辑状态，在上述输入信号组成一估算状态时强制该预置节点至该第二逻辑状态，供应于转态为第一逻辑状态后转态回第二逻辑状态的至少一个状态回归信号，以及在该致能节点为该第二逻辑状态且上述输入信号根据状态回归操作跳脱该估算状态时强制该重置节点为该第一逻辑状态。此外，当重置节点被强制为该第一逻辑状态，反相重置节点转态回该第二逻辑状态，接着，转态该预置节点为该第一逻辑状态，再来，转态上述输出节点回该第二逻辑状态，接着，转态该致能节点回到该第一逻辑状态，接着，转态该重置节点回该第二逻辑状态，且接着，转态该反相重置节点回该第一逻辑状态。


以下叙述将有助于了解本发明的优点、特征以及改善内容，配合的图示包括图1为一简化的方块图，描述一芯片或一集成电路，其中包括根据本发明一种实施方式所实现的一无时钟状态回归骨牌电路；图2为一方块图，图解根据本发明一种实施方式所实现的一无时钟状态回归骨牌逻辑门，可被用来实现图1无时钟状态回归骨牌电路内的一个或多个无时钟状态回归骨牌逻辑门；图3为一示意方块图，图解根据图2无时钟状态回归骨牌逻辑门一种回归逻辑‘0’ 实施方式所实现的一无时钟回归逻辑‘0’骨牌逻辑门；图4为一回归逻辑‘0’骨牌电路的示意图，图解图3回归逻辑‘0’骨牌电路的一种实施方式；图5为一时序图，图解图3无时钟回归逻辑‘0’骨牌逻辑门的操作，其中采用图4 的回归逻辑‘0’骨牌电路的一种实施方式；图6为一示意方块图，图解一无时钟回归逻辑‘0’骨牌逻辑门，用以实现一逻辑或门，对M个输入信号11. . . IM进行逻辑或运算；图7为一简化方块图，图解一串迭逻辑门设计，其中有三个耦接在一起的无时钟状态回归逻辑门，用以实现一逻辑运算；图8为一示意方块图，图解根据本发明另一种实施方式实现的一无时钟状态回归骨牌逻辑门，用以实现多样化的逻辑运算；图9为一示意方块图，图解一无时钟回归逻辑‘0’骨牌逻辑门，用以实现一逻辑与运算，对M个回归逻辑‘0’输入信号II. . . IM进行逻辑与运算；图10为一示意方块图，图解另一个无时钟回归逻辑‘0’骨牌逻辑门，用以实现一逻辑与门，对M个回归状态‘0’输入信号II... IM作逻辑与运算，其中包括一简化的重置电路；图11为一示意方块图，图解一无时钟回归逻辑‘1’骨牌逻辑门，其根据图2的无时钟状态回归骨牌逻辑门的一种回归逻辑‘1’实施方式实现；图12为回归逻辑‘1’骨牌电路一示意图，图解图11回归逻辑‘1’骨牌电路的一种实施方式；图13为一时序图，用以说明图11无时钟回归逻辑‘1’骨牌逻辑门的操作，其中采用图12回归逻辑‘1’骨牌电路的一种实施方式；图14为一示意方块图，图解一无时钟回归逻辑‘1’骨牌逻辑门，其中实现一逻辑或门，对M个回归逻辑‘1，输入信号II... IM作逻辑或运算；图15为一无时钟回归逻辑‘1’骨牌逻辑门1500的一示意方块图，根据另一种实施方式所制，用以执行一多样化的逻辑运算；图16为一无时钟回归逻辑‘1’骨牌逻辑门的一示意方块图，用以实现一逻辑与门，对M个回归逻辑‘1，输入信号II. . . IM作逻辑与运算；且图17为另一个无时钟回归逻辑‘1’骨牌逻辑门的一示意方块图，用以实现一逻辑与门，对M个回归逻辑‘1’入信号II. . . IM进行逻辑与运算，其中包括有一简化的重置电路。主要元件符号说明
101 -、集成电路； 103 状态回归逻辑；
104 -、非状态回归逻辑；
105 -、无时钟状态回归骨牌电路；
107 -、逻辑电路；
200 -、无时钟状态回归骨牌逻辑门
201 -、状态回归估算电路； 202 预置节点；
203 -、状态回归重置电路； 204 状态回归致能节点
205 -、状态回归骨牌电路； 206 重置节点；
207 -、状态回归致能电路； 208 输出节点；
210 -、第二重置节点；
300 -、无时钟回归逻辑‘0’骨牌逻辑门；
301 -、回归逻辑‘0’估算电路；302 预充节点；
303 -、回归逻辑‘0’重置电路；
304 -、回归逻辑‘0’致能节点；
305 -、回归逻辑‘0’骨牌电路；306 重置节点；
308 -、输出节点； 310 第二重置节点；
400 -、回归逻辑‘0’骨牌电路；401 反相器；
402 -、半维持电路； 403、405 反相器；
501 -、标示双配置设计的第二状态信号RESET的反应；
600 -、无时钟回归逻辑‘0’骨牌逻辑门；
601 -、回归逻辑‘0’估算电路；
603 -、回归逻辑‘0’重置电路；
700 -、联合逻辑门设计；701,703,705 无时钟状态回归骨牌逻辑门； 800 无时钟回归逻辑‘0’骨牌逻辑门；
回归逻辑‘0’估算电路；802 中继节点； 回归逻辑‘0’重置电路； 无时钟回归逻辑‘0’骨牌逻辑门； 回归逻辑‘0’估算电路； 回归逻辑‘0’重置电路； -无时钟回归逻辑‘0’骨牌逻辑门； -回归逻辑‘0’重置电路； -无时钟回归逻辑‘1’骨牌逻辑门；
801 -803广 900广 901广 903广 1000 1003 1100 1101
1103
1104
1105 1108 1200 1202
1400
1401 1403
1500
1501 1503 1600 1601 1603 1700 1703
CLK广
EVAL II..
Il(RTO) Il(RTl)
回归逻辑回归逻辑回归逻辑回归逻辑输出节点； 回归逻辑‘1 半维持电路
々页清节点；
-重置节点； 重置节点； -反相器； 反相器；
估算电路；1102 重置电路致能节点骨牌电路；1106.
1110 第二骨牌电路；1201 1203,1205 无时钟回归逻辑‘1’骨牌逻辑门； 回归逻辑‘1’估算电路； 回归逻辑‘1，重置电路； 无时钟回归逻辑‘1’骨牌逻辑门； 回归逻辑‘1，估算电路；1502 中继节点； 回归逻辑‘1，重置电路； 无时钟回归逻辑‘1’骨牌逻辑门； 回归逻辑‘1’估算电路； 回归逻辑‘1，重置电路； 无时钟回归逻辑‘1’骨牌逻辑门； 回归逻辑‘1，重置电路； -时钟信号； 第一状态信号； 16 输入信号；
IM(RTO)、IX(RTO) 回归逻辑‘0，输入信号 IM(RTl)、IX(RTl) 回归逻辑‘1，输入信号
IN 输入信号；
IN(NON-RTS) 非状态回归输入信号； IN(RTS) 状态回归输入信号； Ν1、Ν2、ΝΑ· · · NM N通道装置； 01 (RST)、02 (RST) 输出信号； OUT 输出端；
19
OUT(RTO) 回归逻辑‘0，输出信号；OUT(RTl) 回归逻辑‘1，输出信号；OUT(RTS) 状态回归输出信号；Ρ1、Ρ2、Ρ3、ΡΑ···ΡΜ P 通道装置；PCHG 预充输入输出端/信号；PCLR 预清输入输出端/信号；PSET 预置输入输出端；RESET 第二状态信号；RST 重置信号；RSTB 反相重置信号；RTOE 回归逻辑‘0，致能信号；RTlE 回归逻辑‘1，致能信号；RTSE 状态回归致能信号；TO. . . T14 时间点;VDD 供电电位；VSRCl、VSRC2 电源电位；VSS 参考电位。
具体实施例方式以下说明将帮助本领域技术人员得以将本说明书所公开的发明内容制作且运用于特定应用以及条件。本领域技术人员依照以下所公开的实施方式可能发展出多种变形， 且说明书所公开的技巧也可能以其他实施方式实现。因此，本发明的范围并非意图限定在以下所示或所述的特定实施例，事实上，应以所公开的技巧与特征的最广范围解释。发明人已发现业界对高速、有效率且无须依靠时钟信号的逻辑运算的需求。因此，发明人发展出无须时钟信号的状态回归骨牌逻辑门，以下提供图1 图17讨论。图1为一简化的方块图，图解一芯片(或一集成电路，IC)101，其中包括根据本发明一种实施方式所实现的一无时钟状态回归骨牌电路(clockless return to state domino circuit) 105。集成电路101可为任何形式，且可包括本技术领域已发展的任何数量的电子电路。在一种实施方式中，芯片101为一处理器，例如一微控制器 (microcontroller)或微处理器(microprocessor)等类似装置，此外，任何类型的集成电路或芯片都可能为其应用。一时钟信号CLK布置在该集成电路101上，由一状态回归逻辑103接收。该状态回归逻辑103输出一或多个状态回归输入信号IN(RK)给耦接该无时钟状态回归骨牌电路105对应输入端的多个输入节点。该时钟信号CLK也被牵线至非状态回归逻辑(N0N-RTS logic) 104.该非状态回归逻辑104输出一或多个非状态回归信号IN(NON-RK)给耦接该无时钟状态回归骨牌电路105对应输入端的多个输入端。 以下更详细叙述。随着无时钟状态回归骨牌电路105的设计不同，输入信号IN的内容 (IN(RTS)与IN(NON-RTS)的组合)会有所不同。在某些应用中(例如，双配置设计/dual configurations)，各个输入信号IN都是状态回归信号RTS(以逻辑或门设计为例)。此外， 在其他应用中(例如，非双配置设计/non-dual configuration)，输入信号IN中至少有一个为状态回归信号RTS，至于输入信号IN内剩余的各个信号则为状态回归信号RTS或非状态回归NON-RTS信号。通常，是在以下状况下需要发展与提供上述状态回归信号。上述无时钟状态回归骨牌电路105输出一个或多个状态回归输出信号OUT(RTS)至另一逻辑电路 107的相关输入端，且时钟信号CLK亦被连接至逻辑电路107的时钟输入端。状态回归逻辑103包括任何静态或动态电路的组合，且还包括任何锁存(latch)或暂存器电路的组合， 以根据状态回归操作提供输入信号IN(RK)。逻辑107包括任何静态或骨牌电路(有脚位 footed或无脚位footless)的组合和/或任何锁存或暂存器的组合，以接收、或锁存、或暂存所述输出信号OUT (RTS)。所述的状态回归输入与输出信号IN与OUT代表的是信号会在切换到一第二状态后回到一预定状态或一第一状态。在二进位制逻辑中，状态回归不是回到逻辑‘0’ RT0，其预设逻辑状态为逻辑‘0’)，就是回到逻辑‘1’(RTl，其预设逻辑状态为逻辑‘1’)。无时钟状态回归骨牌电路105包括一或多个无时钟状态回归骨牌逻辑门。所述无时钟状态回归骨牌逻辑门彼此串迭(cascade)，或根据任何串联或并联方式耦接在一起。多种数量的无时钟状态回归骨牌逻辑门都有机会被串迭或串联在一起，仅受限于时间条件，所述时间条件定义于相应的输出信号有效与否。每一个无时钟状态回归骨牌逻辑门可接收任何数量的状态回归输入信号且输出至少一个状态回归输出信号至其他电路-包括其他无时钟状态回归骨牌逻辑门、或逻辑电路107、或其他类似电路。图2为一方块图，图解根据本申请一种实施方式所实现的一无时钟状态回归骨牌逻辑门200，用以实现该无时钟状态回归骨牌电路105内的一个或多个无时钟状态回归骨牌逻辑门。输入信号IN内的一个或多个信号供应给对应的输入节点上，以输入至一状态回归估算电路201的对应输入端，且至少一个上述输入信号IN会提供给一状态回归重置电路203。虽然图中标示将同样的输入信号IN供应给电路201与203两者，但在某些实施方式中-以下将详细讨论的-供应给该状态回归重置电路203的可仅为上述输入信号IN的一子集合。此外，输入信号IN可为状态回归信号(RTQ或可包括一或多个非状态回归信号 (non-RTS)。无时钟状态回归骨牌逻辑门200还包括一状态回归骨牌电路205 ；该状态回归骨牌电路205耦接一对电源电位VSRCl以及VSRC2。电源电位VSRCl以及VSRC2各由一电源电路(无显示在图中)提供，且以适当的电位统一供应电源电位给集成电路101上的多个电子电路，所采用技术可为本技术领域常见技术。每一个电源电位所供应的电位以及对应在电源电位VSRCl与VSRC2之间的电位区间与电路型式和特定技术或工艺相关，例如，可为 5伏特、3. 3伏特或2. 1伏特等。通常，电源电位VSRCl与VSRC2之一为一参考电位(例如， VSS)，且另一为一供电电位VDD，可以本技术领域常见技术实现。状态回归估算电路201、状态回归重置电路203与状态回归致能电路207可共同组成一输入电路，对应输入信号IN动作。状态回归估算电路201耦接电源电位VSRC2，且还耦接一预置节点202以耦接该状态回归骨牌电路205的一预置输入/输出端PSET。该状态回归骨牌电路205具有一输出端供应一状态回归输出信号OUT (RTS)于一输出节点208，且具有一重置输入输出端RST产生一重置信号(同样标为RST)于一重置节点206，且还具有一状态回归致能信号输出端RTSE 供应一状态回归致能信号(同样标为RTSE)于对应的一状态回归致能节点204。无时钟状态回归骨牌逻辑门200包括一状态回归致能电路207耦接电源电位VSRC1。该状态回归致能电路207具有一输入端耦接节点204以接收该状态回归致能信号RTSE，且具有另一端点耦接一第二重置节点210。该状态回归重置电路203耦接于上述重置节点210与206之间。
各个信号节点(例如，IN、OUT、PSET、RST、RTSE等)具有一第一逻辑状态以及一第二逻辑状态；该第一逻辑状态相关于电源电位VSRC2，且该第二逻辑状态相关于电源电位 VSRCl。状态回归估算电路201具有一初始预设状态，此时各个输入信号IN为上述第一逻辑状态，与其回归状态(return state)相同。当上述输入信号IN—同转态，形成一个或多个估算状态中任一个时，该状态回归估算电路201进入一估算状态，产生一估算事件。所述输入信号IN的一种或多种估算状态-产生所述估算事件-由该状态回归估算电路201各自的逻辑设计有关。例如，如果该状态回归估算电路201设计为一逻辑或门，则一估算事件于所述输入信号IN中任一或多个发生第一状态至第二状态的转态时发生。另一种实施方式中，如果该状态回归估算电路201是实现成一逻辑与门，则一估算事件只会在每一个输入信号IN都由该第一逻辑状态转态到该第二逻辑状态时发生。该状态回归骨牌电路205通常具有两种状态，包括一预置状态(“preset” state)以及一锁存状态(“latch” state)。 该预置状态通常为该状态回归骨牌电路205的初始、或预设值。在该预置状态下，该状态回归骨牌电路205会预置其预置输入/输出端PSET，因此节点202为该第二逻辑状态。此外， 在该预置状态下，状态回归骨牌电路205初始设定该重置信号RST为该第一逻辑状态且设定该状态回归致能信号RTSE为该第二逻辑状态。该状态回归重置电路203具有一隔离状态(isolation state)以及一重置状态(reset state)，由施加于其上的所述输入信号IN 的状态决定。当施加于该状态回归重置电路203的所述输入信号IN各自处于或回归该第一逻辑状态，该状态回归重置电路203为其重置状态。否则，该状态回归重置电路203处于其隔离状态。必须特别说明的是，每当所述输入信号IN的集体状态符合一个或多个估算状态的任一个时，状态回归重置电路203是位于其隔离状态。当该状态回归致能信号RTSE处于该第二逻辑状态时，该状态回归致能电路207处于其初始预设状态；当该状态回归致能信号RSTE处于该第一逻辑状态时，该状态回归致能电路207转态至一致能状态。以下讨论无时钟状态回归骨牌逻辑门200的操作。一估算事件发生在所述输入信号IN转态为一个或多个估算状态中任一个时；此时，该状态回归估算电路201进入其估算状态、且该状态回归重置电路203进入其隔离状态。在上述估算状态中，该状态回归估算电路201改变节点202的信号，因此，状态回归骨牌电路205的预置输入输出端PSET转态至该第一逻辑状态，导致该状态回归骨牌电路205自其预置状态切换到锁存状态。该状态回归骨牌电路205于切换到其锁存状态时切换输出信号OUT至该第二逻辑状态，且切换状态回归致能信号RTSE至第一逻辑状态，且不再影响该重置信号RST。状态回归致能电路207 进入其致能状态，耦接节点210至电源电位VSRC1，以回应第一逻辑状态的状态回归致能信号RTSE。由于状态回归重置电路203回应输入信号IN处于其隔离状态，因此，即使状态回归致能电路207被致能，仍不影响该重置信号RST。基于上述原因，该重置信号RST仍然维持在第一逻辑状态。当供应给状态回归重置电路203的状态回归输入信号IN根据状态回归操作回到其预设状态，状态回归重置电路203进入其重置状态，将重置节点210与206耦接在一起， 通过电路203与207将重置信号RST拉至该第二逻辑状态。重置信号RST至第二逻辑状态的转态会引发一重置事件，使状态回归骨牌电路205回归其预置状态。说明如下，状态回归骨牌电路205会改变其预置输入输出端PSET的电位，使节点202回到第二逻辑状态。此外， 状态回归骨牌电路205会将输出信号OUT切换回第一逻辑状态，且切换状态回归致能信号RTSE回该第二逻辑状态。该状态回归致能电路207会对应状态回归致能信号RTSE至第二逻辑状态的转态而有效地关闭，且状态回归骨牌电路205会将重置信号RST拉回第一逻辑状态。总而言之，当输入信号IN—同转态到一个或多个估算状态中任一个时，状态回归估算电路201转态到一估算状态，产生一估算事件，且该状态回归重置电路203进入一隔离状态。回应上述估算事件，状态回归骨牌电路205自其预置状态转态到锁存状态，切换输出信号OUT、且切换该状态回归致能信号RTSE以致能该状态回归致能电路207。当各个状态回归输入信号IN、或至少供应给该状态回归重置电路203的这些状态回归输入信号IN根据状态回归操作回到第一逻辑状态时，状态回归估算电路201回到其预设状态、且该状态回归重置电路203进入其重置状态将该重置信号RST拉到该第二逻辑状态以产生一重置事件。回应该重置事件，该状态回归骨牌电路205回到其预置状态，令该状态回归致能信号 RSTE回归该第二逻辑状态以除能该状态回归致能电路207。一旦该状态回归致能电路207 除能，状态回归重置电路203的状态就不再影响操作，直至另一个估算事件发生后。该状态回归骨牌电路205随后将重置信号RST拉回第一逻辑状态，使该无时钟状态回归骨牌逻辑门200预备好迎接下一个估算事件。如此一来，无时钟状态回归骨牌逻辑门200为一自我重置电路，无须时钟信号即实现一逻辑状况估算。以下更讨论无时钟状态回归骨牌逻辑门200的一回归逻辑‘0’ (RTO)逻辑门设计以及一回归逻辑‘1’ (RTl)逻辑门设计。所述回归逻辑‘0’逻辑门设计是用于回应回归逻辑‘0’输入信号。所述回归逻辑‘1’逻辑门设计是用于回应回归逻辑‘1’输入信号。 在一些实施方式中，状态回归估算电路201以及状态回归重置电路203为双配置(dual configurations)设计，用以回应同样的状态回归输入信号IN。在这样的实施方式中(例如，第10与17图所示实施方式)，状态回归重置电路203被简化，其中，供应给该状态回归估算电路201的这些状态回归输入信号IN也会供应给状态回归重置电路203，同时，与状态回归估算电路201同样的逻辑运算会由状态回归重置电路203施行在选定的该状态回归输入信号IN子集合上。在其他实施方式中，电路201与203并非双配置设计，且供应给电路 201的所述输入信号IN中仅一子集合是供应给该状态回归重置电路203。供应给该状态回归重置电路203的所述输入信号IN为状态回归信号，无论剩余的输入信号IN为状态回归 (RTS)或非状态回归(non-RTS)信号。在所述任一实施方式中，估算状态为真时，重置状态就不成立。状态回归估算电路显示估算状态不符合时，估算状态是不成立的。在估算状态不成立、但状态回归重置电路的重置条件成立时，所述重置状态成立。图3为一方块图，图解一无时钟回归逻辑‘0’骨牌逻辑门300，为无时钟状态回归骨牌逻辑门200的一种回归逻辑‘0’实施方式。输出信号OUT以及至少一输入信号IN设计为回归逻辑‘0’信号，以逻辑‘0’为预设逻辑状态。基于本技术领域现有技术，将电源电位VSRCl作为一供电电位VDD，且将电源电位VSRC2作为一参考电位VSS。该状态回归估算电路201、状态回归骨牌电路205以及状态回归重置电路203分别被实现成一回归逻辑‘0’ 估算电路301、一回归逻辑‘0’骨牌电路305以及一回归逻辑‘0’重置电路303，用以根据回归逻辑‘0’操作而设计。必须注意的是，虽然电路301与303中任一个可能隔离其他电路为一回归逻辑‘1’电路(以其输出观的)，但仍然是以其输入与回归逻及‘0’骨牌逻辑门 300整体功能的观点视的为回归逻辑‘0’技术。前述预置输入输出端PSET被实现为一预充输入输出端PCHG。该预充输入输出端PCHG耦接一预充节点302 ；该预充节点302实现前述预置节点202。无时钟回归逻辑‘0’骨牌逻辑门300设定一回归逻辑‘0’输出信号OUT于一输出节点308，而重置信号RST则产生在重置节点306。前述状态回归致能节点204被实现为一回归逻辑‘0’致能节点304，耦接P通道装置Pl的栅极。所述P通道装置Pl实现前述状态回归致能电路207。P通道装置Pl的源极耦接供电电为VDD且其漏极经由一第二重置节点310耦接回归逻辑‘0’重置电路303。回归逻辑‘0’重置电路303还耦接重置节点 306。图4图解一回归逻辑‘0’骨牌电路400，为回归逻辑‘0’骨牌电路305的一种实施方式。预充节点302耦接一反相器401的输入端，并耦接P通道装置P2与P3的漏极。反相器401的输出耦接输出节点308提供所述回归逻辑‘0’输出信号OUT (RTO)，并将之供应给 P通道装置P3的栅极、以及另一个反相器403的输入端。反相器403的输出耦接节点304 以供应状回归逻辑‘0，致能信号RTOE至N通道装置m的栅极。N通道装置m的源极耦接参考电位VSS，且其漏极耦接重置节点306以供应重置信号RST。重置信号RST供应给一反相器405的输入端。反相器405的输出端供应一反相重置信号RSTB。反相重置信号RSTB 供应给P通道装置P2的栅极，其源极耦接供电电位VDD。反相器401与P通道装置P3 —同组成一半维持(half-ke印er)电路402，以维持预充输入输出端PCHG的电平直至回归逻辑 ‘0’估算电路301将之拉低。预充输入输出端PCHG初始预充为高电平，因此，反相器401令输出信号OUT为低电平，以导通P通道装置P3。P通道装置P3将预充输入输出端PCHG拉至供电电位VDD，以维持预充输入输出端PCHG的高电平逻辑状态。因为输出信号OUT是初始为低电平，反相器403令回归逻辑‘0’致能信号RTOE导通N通道装置Ni，以拉低重置信号RST的电平。反相器405因而会提供高电平的反相重置信号RSTB，使P通道装置P2不导
ο参考图3与图4，回应输入信号IN中单一或多个转态为一或多种估算状态的其中一种时所产生的一估算事件，回归逻辑‘0’估算电路301会将预充输入输出端PCHG电平拉低，致使回归逻辑‘0’骨牌电路400转态至其锁存状态。因此，反相器401拉高输出信号 OUT的电平，使P通道装置P3不导通。反相器403会拉低回归逻辑‘0’致能信号RTOE的电平，使P通道装置Pl导通并使N通道装置附不导通。P通道装置Pl的导通会使节点310 耦接到供电电位VDD。N通道装置m的不导通会使重置信号RST不再被限制为低电平。输入信号IN的估算状态会使回归逻辑‘0’重置电路303转态至其隔离状态，使节点306隔离节点310。如此一来，重置节点306会被暂时隔离，故重置信号RST不会被刻意驱动为任何状态。由于没有任何其他装置作用，重置信号RST仍然维持在低电平。在另一种实施方式中，另有一个N通道装置N2 (以虚线标示)供应在图4电路中，与反相器405组成另一半维持电路，以维持重置信号RST的低电平状态。N通道装置N2具有一栅极接收反相重置信号 RSTB, 一漏极耦接节点306，以及一源极耦接参考电位VSS。因为反相重置信号RSTB初始为高电平，N通道装置N2使节点306在N通道装置附不导通的状态下仍为低电平。N通道装置N2是用于确保或保证重置信号RST在前述状态下仍为低电平。当输入信号IN处于估算状态，回归逻辑‘0’重置电路303维持其隔离状态。当供应给该回归逻辑‘0’重置电路303的每一个回归逻辑‘0’输入信号IN都回归到其预设状态，回归逻辑‘0’重置电路303转态到其重置状态，产生一重置事件，其中，P
24通道装置Pl以及回归逻辑‘0’重置电路303 —同将重置信号RST拉升为高电平。请注意， 如果所述电路具有N通道装置N2，回归逻辑‘0’重置电路303需设计来对抗N通道装置N2 以拉升重置信号RST的电平。反相器405因而会拉低反相重置信号RSTB的电平，使P通道装置P2导通。导通的P通道装置P2会将预充输入输出端PCHG的电位拉升至其预设状态。 请注意，当供应给该回归逻辑‘0’重置电路303的每一个回归逻辑‘0’输入信号IN都回到预设状态，输入信号IN不再处于一估算状态，故回归逻辑‘0’估算电路301不再拉低预设输入输出端PCHG的电平。如此一来，P通道装置P2将预充输入输出端PCHG的电平拉升回其预充状态。当预充输入输出端PCHG的电平为高电平，反相器401令输出信号OUT再次为低电平，以导通P通道装置P3，维持预充输入输出端PCHG为高电平。反相器403将回归逻辑‘0，致能信号RTOE拉升为高电平以导通N通道装置附且使P通道装置Pl不导通。由于P通道装置Pl不导通，回归逻辑‘0’重置电路与供电电位VDD隔离，且不再拉升重置信号RST。此外，导通的N通道装置附会将重置信号RST拉到低电平，且反相器405会拉升反相重置信号RSTB为高电平，以令P通道装置P2不导通(且在有供应N通道装置N2的例子中，还包括使N通道装置N2导通)。虽然P通道装置P2不导通，半维持电路402会维持预充输入输出端PCHG为高电平。如此一来，回归逻辑‘0’骨牌电路400重置回其预置状态， 准备好迎接下一个估算事件。图5以时序解无时钟回归逻辑‘0’骨牌逻辑门300的操作，其中根据一种实施方式将回归逻辑‘0’骨牌电路400用于实现回归逻辑‘0’骨牌电路305。第一状态信号 EVAL显示该回归逻辑‘0’估算电路301的一估算状态，该估算状态的成立代表一估算事件的产生。第一状态信号EVAL在该估算状态成立时为高电平、并在该估算状态不成立时为低电平。输入信号IN的估算状态的数量决定于回归逻辑‘0’骨牌电路305的逻辑功能设计。 例如，如果回归逻辑‘0’骨牌电路305设计为一逻辑或功能，则这些输入信号IN中任一个或多个为高电平的状况会分别对应一估算状态。如果回归逻辑‘0’骨牌电路305是设计来实现一逻辑与功能，则输入信号IN只具有一个估算状态；该估算状态下，每一个输入信号IN都为高电平。第二状态信号RESET显示回归逻辑‘0’重置电路303的一重置状态；该重置状态成立时，该第二状态信号RESET为高电平；该重置状态不成立时，该第二状态信号 RESET为低电平。所述重置状态决定于回归逻辑‘0’重置电路303的设计以及供应给回归逻辑‘0’重置电路303的这些输入信号IN的状态。每当输入信号IN为一种、或多种估算状态的任一个，重置状态不成立且回归逻辑‘0’重置电路303处于其隔离状态。每当供应给回归逻辑‘0’重置电路303的每一个回归逻辑‘0’输入信号IN回到逻辑‘0’时，回归逻辑‘0’重置电路303处于其重置状态。所述重置事件仅发生于回归逻辑‘0’致能信号RTOE 为使P通道装置Pl导通的低电平、且回归逻辑‘0’重置电路303于其重置状态时。少数应用倚赖估算与重置电路彼此间的设计。不论是双配置、或非双配置设计，在所有输入信号IN 都回归逻辑‘0’时，重置状态成立，且估算状态不成立。在双配置与非双配置设计下，估算状态成立时，重置状态皆不成立。非双配置设计下，仅输入信号IN的一子集合是供应给该回归逻辑‘0’重置电路303，重置状态可能在估算状态不成立时也不成立，且可能在估算状态转变为不成立后仍维持不成立。图5包括信号EVAL、RESET、PCHG, OUT、RTOE, RST以及RSTB的时序图。所示信号的转态延迟仅为示意作用，并非意图针对特定设计限定延迟时间。在初始时间T0，第一状态信号EVAL为低电平，表示输入信号IN并不处于估算状态。第二状态信号RESET在时序TO 则为无意义信号。请注意，根据回归逻辑‘0’操作，输入信号IN(至少这些为回归逻辑‘0’ 的信号)于一估算区间后、且下一个估算区间作用前，回归为逻辑‘0’。然而，各个输入信号可能具有不同的时间延迟。当输入信号IN全部设定为预设状态，第一状态信号EVAL为低电平且第二状态信号RESET为高电平。如果输入信号中某一个或多个转换为高电平但仍不符合估算状态的条件(在下一次估算区间前)，则第二状态信号RESET可能在双态间变换一或多次且同时第一状态信号EVAL维持低电平。因此，第二状态信号RESET如图所示，不为特定状态，此外，由于状态回归致能电路207 (于回归逻辑‘0’例子中由P通道装置Pl实现)不作用，所述早于估算事件的任何双态变化并不重要。信号PCHG、0UT、RT0E、RST以及 RSTB在时间TO分别初始设定为逻辑‘1，、‘0，、‘1，、‘0，、以及‘1，。接续的时间点Tl，输入信号IN —同进入一估算状态，因此第一状态信号EVAL拉高且第二状态信号RESET拉低。回应高电平的第一状态信号EVAL，回归逻辑‘0’估算电路 301通过在短暂延迟后的接续时间点T2拉低预充输入输出端PCHG电位，以引发一估算事件。由于第二状态信号RESET为低电平，回归逻辑‘0’重置电路303处于其隔离状态。回应被拉到低电平的预充输入输出信号PCHG，反相器401在短暂延迟后的接续时间点T3拉升输出信号OUT的电平。随着输出信号OUT的拉升，反相器403在短暂延迟后的接续时间点 T4拉低该回归逻辑‘0’致能信号RTOE的电平，以导通P通道装置Pl且不导通N通道装置附。因为回归逻辑‘0’重置电路303为不导通，重置信号RST不受任何装置影响，且维持在低电平(或由N通道装置N2维持在低电平)。无时钟回归逻辑‘0’骨牌逻辑门300的状态维持不变且第一状态信号EVAL为高电平。在接续的时间点T5，输入信号IN中一或多个信号改变其状态，致使估算状态不成立，相应之，第一状态信号EVAL转态为低电平。如果供应给回归逻辑‘0’重置电路303的输入信号各个也回到逻辑‘0’，第二状态信号RESET在时间点T5拉升如虚线501。如果是非双配置设计的实施例，第一状态信号EVAL转态至低电平、 与第二状态信号RESET转态至高电平之间存在一延迟。必须注意的是，因为第一状态信号 EVAL为低电平，估算状态不成立、且回归逻辑‘0’估算电路301在时间点T5后不再拉低预充输入输出信号PCHG。预充输入输出信号PCHG维持低电平，直至后续被P通道装置P2拉升至高电平。请注意，另一个半维持电路(未在图式中)可被用来在上述状况中维持预充输入输出信号PCHG为低电平。在时间点T5或接续的时间点T6，供应给回归逻辑‘0’重置电路303的输入信号 IN转态为零，以启动该回归逻辑‘0’重置电路303的重置状态，使第二状态信号RESET为高电平。所述回归逻辑‘0’重置电位303联合P通道装置Pl，在短暂延迟后的时间点T7拉高重置信号RST的电位，以开始一重置事件。反相器405在短暂延迟后的时间点T8将反相重置信号RSTB拉低以回应之。反相重置信号RSTB转态为低电平，以导通P通道装置P2，在一短暂延迟后的时间点T9将预充输入输出信号PCGH拉升回预设状态。当预充输入输出信号 PCHG为高电平，反相器401在短暂延迟后的时间点TlO将输出信号OUT再次设定为低电平。 转态为低电平的输出信号OUT会导通P通道装置P3，使半维持电路402维持该预充输入输出信号PCHG为高电平直至下一个估算区间将之下拉。反相器403于短暂延迟后的时间点 Tll将回归逻辑‘0，致能信号RTOE拉到高电平。回归逻辑‘0，致能信号RTOE的高电平状态会使N通道装置附导通、且使P通道装置Pl不导通。因为P通道装置Pl不导通，回归逻辑‘0’重置电路303不再拉升重置信号RST。N通道装置附的导通会使重置信号RST在短暂延迟后的时间点T12拉回低电平。反相器405会在短暂延迟后的时间点T13拉升反相重置信号RSTB至高电平，因此，P通道装置P2不再拉升预充输入输出信号PCHG。此时，由半维持电路402维持预充输入输出PCHG为高电平。在时间点T13稍后的时间点T14，信号恢复其预设状态，回归逻辑‘0’估算电路301以及P通道装置Pl均于其预设状态，回归逻辑‘0’骨牌电路305回到其预置状态，此外，假设输入信号IN内每一个信号都是低电平，回归逻辑‘0’重置电路303处于其重置状态。总而言之，输入信号IN的一估算状态引发一估算事件，导致输出信号OUT为高电平，且致能接续的重置事件。输入信号IN的重置状态导致回归逻辑‘0’重置电路303引发一重置事件，且无时钟回归逻辑‘0’骨牌逻辑门300回到其初始状态，准备迎接下一个估算区间。如图所示，第二状态信号RESET为高电平直至时间点T11。时间点Tll时，回归逻辑‘0’致能信号RTOE转态为高电平以确定该无时钟回归逻辑‘0’骨牌逻辑门回到其初始状态，且至此之后，第二状态信号RESET为无意义。请注意，重置信号RST于时间点T7拉到高电平时，即使重置状态不成立且拉低第二状态信号RESET，重置信号RST仍维持在高电平，原因是N通道装置附仍为不导通，无法影响重置信号RST。因此，虽然重置状态应当被维持成立直至回归逻辑‘0’致能信号RTOE转态为高电平，输入信号可在时间点T7后与时间点Tll前拉低第二状态信号RESET的电平而不产生影响，因此，可维持适当的电路操作。 一旦回归逻辑‘0’致能信号RTOE为高电平，P通道装置Pl不导通，且任何的输入信号IN的无意义转态在时间点Tll后都无作用。非上述无意义转态的状况则可能另外引发一估算状态。请注意，状态回归信号RTS可能不存在无意义转态。然而，某些输入信号，可能为非状态回归信号、且可能具有无意义转态。供应给回归逻辑‘0’估算电路301的输入信号IN是被选择来避免潜在的估算状态发生。图6为一示意方块图，图解一无时钟回归逻辑‘0’骨牌逻辑门600，用以实现一逻辑或门，对M个回归逻辑‘0’的输入信号II. . . IM作逻辑或运算，其中，M为大于1的正整数。在这样的实施方式中，输入信号II...IM均是回归逻辑‘0’信号。无时钟回归逻辑‘0’ 骨牌逻辑门600包括回归逻辑‘0’骨牌电路305。该回归逻辑‘0’骨牌电路305耦接一回归逻辑‘0’估算电路601 (用以实现回归逻辑‘0’估算电路301)，且耦接一回归逻辑‘0’重置电路603(用以实现回归逻辑‘0’重置电路30 。回归逻辑‘0’估算电路601包括M个 N通道装置NA...匪，各自以漏极耦接节点302，且各自以源极耦接参考电位VSS。N通道装置NA...匪各自具有一栅极，如图所示对应接收输入信号II. . . IM0类似地，回归逻辑，0重置电路603包括M个P通道装置PA... PM，串接于第二重置节点310以及重置节点306之间。如图所示，其中第一个P通道装置PA与P通道装置Pl的漏极耦接在节点310，至于P 通道装置PA的漏极则耦接下一个P通道装置的源极。依照此串接规则，其中最后一个P通道装置PM以其漏极耦接节点306。P通道装置PA. . . PM各自如图所示以栅极接收输入信号 II. .. IM其中之一。虽然图示中仅绘制多个N通道装置NA...匪中的两个装置NA与匪、多个P通道装置PA. ..PM中的两个装置PA与PM、多个输入信号II... IM中的两个信号Il与 IM，必须了解的是，任何数量的所述装置以及信号都可能为其实施方式(例如，供应给N通道装置NB与P通道装置PB的栅极的输入信号12...等)。无时钟回归逻辑‘0’骨牌逻辑门600为双配置设计的一种实施方式，其中回归逻辑‘0’重置电路603为回归逻辑’ 0估算电路601的双配置设计。在双配置设计下，供应给回归逻辑‘0’估算电路601与回归逻辑‘0’重置电路603的信号都是输入信号II. . . IM0 无时钟回归逻辑‘0’骨牌逻辑门600的操作通常符合图5所示的时序图。在这样的状态下， 当输入信号II. . . IM根据回归逻辑‘0’操作均为逻辑‘0’，第一状态信号EVAL为低电平且第二状态信号RESET为高电平。当输入信号II. . . IM中任一个为高电平，估算状态成立，且重置状态不成立；因此，第一状态信号EVAL为高电平状态、且第二状态信号RESET为低电平状态。因为电路601与603为双配置设计，随着输入信号IN的转态切换，第一状态信号 EVAL与第二状态信号RESET会跟着切换且维持为彼此的反相。随着输入信号IN中任一个转态为逻辑‘ 1’，预充输入输出信号PCHG转态为低电平，输出信号OUT在短暂延迟后转态为高电平，且回归逻辑‘0’致能信号RTOE在另一段短暂延迟后转态为低电平以致能一重置事件。当输入信号II. . . IM各个根据回归逻辑‘0’操作回到逻辑‘0’时，回归逻辑‘0’重置电路603引发该重置事件，令重置信号RST转态为高电平，反相重置信号RSTB转态为低电平，预充输入输出信号PCHG拉高为高电平、且输出信号OUT如前所述回到低电平。在某些设计中，回归逻辑‘0’重置电路603内所串接的P通道装置的数量受限为特定数量，以确保适当操作。例如，在某一实施方式中，允许串接于供电电位VDD与重置节点306间的P通道装置的最高数量为4，输入信号的数量因而被限制为3 (M为3)。为了对大量的输入信号进行逻辑或运算，可将多个无时钟回归逻辑‘0’骨牌逻辑门600结合或串迭在一起，通过大量的逻辑门对任何数量的输入信号进行逻辑或运算，以下详细描述。图7为一简化方块图，图解三个无时钟状态回归骨牌逻辑门701、703与705所组成的一联合逻辑门设计700，用以实现一逻辑运算。联合逻辑门设计700如图所示为状态回归型式，且可应用于任何回归逻辑‘0’或回归逻辑‘1’应用。在一种实施方式中，六个输入信号II. . . 16经逻辑运算后产生一状态回归输出信号OUT。输入信号II. . . 13中至少一个或上至全数都是状态回归信号，且输入信号14. . . 16中至少一个或上至全数都是状态回归信号。联合逻辑门设计700包括两个三输入无时钟状态回归骨牌逻辑门701以及703、以及另一个双输入状态回归骨牌逻辑门705。状态回归骨牌逻辑门701接收输入信号II. . . 13 且供应一状态回归输出信号01 (RTQ，作为状态回归骨牌逻辑门705的一输入信号。同样地，状态回归骨牌逻辑门703接收输入信号14. . . 16且供应一状态回归输出信号02 (RTS)， 作为状态回归骨牌逻辑门705的另一个输入信号。状态回归骨牌逻辑门705在其输出端供应状态回归输信号OUT(RK)。如此一来，多个无时钟状态回归骨牌逻辑门可被结合或串迭在一起，以应付大量的输入信号，完成一特定逻辑运算。此外，尚有其他设计可完成同样运算。例如，以三个双输入逻辑门实现第一级结构，各自接收六个输入信号中的两个信号，且各自产生一个输出信号，以联合作为一个三输入逻辑门的输入信号。或者，所述技术也可应用来实现其他数量的输入信号的逻辑运算，上述为数6个的输入信号仅是说明使用。所述联合逻辑门设计700内的逻辑门701、703与705分别可根据不同的逻辑运算需求-例如，逻辑与(AND)、逻辑或(OR)、逻辑与非(NAND)、逻辑非或(NOR)、逻辑异或 (XOR)...等或任何所述逻辑运算的集合-配合适当或可用的输入信号实现。例如，关于信号A与信号B的逻辑异或运算-XOR(A，B)_的一逻辑异或门，状态回归输入信号A与B以及其反相信号A’与B’(标号「’」代表为反相信号)需被供应。联合逻辑门设计700中的逻辑门701、703与705可执行不同的运算。虽然图中仅显示三个逻辑门，必须声明的是，任何
28数量的逻辑门都可基于本技术领域者熟知的技术串联、并联、或以其他方式结合在一起。例如，逻辑门701、703与705各自可依无时钟回归逻辑‘0’骨牌逻辑电路600实现为一逻辑或门。在这样的实施方式中，逻辑门701设计为一逻辑或门，对输入信号II. . . 13作逻辑或运算，以供应输出信号01 ；逻辑门703设计为一逻辑或门，对输入信号14. . . 16做逻辑或运算，以供应输出信号02 ；且逻辑门705设计为一逻辑或门，对信号01与02做逻辑或运算， 以产生输出信号OUT。如此一来，大量的无时钟回归逻辑‘0’骨牌逻辑门可被结合或串迭在一起，应付大量的输入信号的逻辑运算，例如，实现一逻辑或运算。图8为一方块图，图解一无时钟回归逻辑‘0’骨牌逻辑门800，其中根据本发明另一种实施方式实现混杂的逻辑运算。无时钟回归逻辑‘0’骨牌逻辑门800包括上述回归逻辑‘0’骨牌电路305。该回归逻辑‘0’骨牌电路305耦接一回归逻辑‘0’估算电路801 (用以实现该回归逻辑‘0’估算电路301)以及一回归逻辑‘0’重置电路803(用以实现该回归逻辑‘0，重置电路303)。回归逻辑‘0，估算电路801包括三个N通道装置NA、NB与NC，各自以漏极耦接节点302，且各自以源极耦接一中继节点802。回归逻辑‘0’估算电路801还包括两个N通道装置ND与NE，各自以漏极耦接节点802，且各自以源极耦接参考电位VSS。 N通道装置NA. . . NE分别以栅极接收五个输入信号II. . . 15。在这个实施例中，回归逻辑 ‘0，估算电路801执行一逻辑运算，使OUT= (11|12|13)&(14|15)，其中，符号「|」代表的是逻辑或运算，且符号「&」代表的是逻辑与运算。一估算状态发生于输入信号II. . . 13中任一个为高电平、且输入信号14与15中至少有一个为高电平时。回归逻辑‘0’重置电路 803包括两个P通道装置PA与PB，串接于P通道装置Pl的漏极与重置节点306之间，且与 P通道装置Pl的漏极耦接于节点310。特别说明的是，P通道装置PA以源极耦接P通道装置Pl的漏极，且以漏极耦接P通道装置PB的源极，且P通道装置PB以漏极耦接该重置节点306。输入信号14供应给P通道装置PA的栅极使用，且输入信号15供应给P通道装置 PB的栅极使用。在这个实施例中，重置状态仅在输入信号14与15同为低电平时发生。输入信号14与15为回归逻辑‘0，信号；至于输入信号II. . . 13则可为回归逻辑‘0，信号但无需一定为回归逻辑‘0’信号。虽然状态回归信号为预期设定，但在某些设计中，结合非状态回归信号与状态回归信号可能是相当有用的设计。所述非状态回归信号可能需要符合某些相对于这些状态回归信号的时间条件。例如，在一种实施方式中，非状态回归信号可能是对应状态回归信号而设定或维持。无时钟回归逻辑‘0’骨牌逻辑门800的操作一般符合图5所示的时序图。在这样的实施例中，估算状态在输入信号II. . . 13终至少一个为高电平且输入信号14与15至少一个为高电平时成立，所述估算状态于时间点Tl引发估算事件。参考先前叙述，回应所述估算事件，预充输入输出信号PCHG转态为低电平，接着，输出信号OUT转态为高电平，再来， 回归逻辑‘0’致能信号RTOE转态为低电平；所述转态分别间隔一短暂延迟。所述估算状态成立的区间内，第一状态信号EVAL维持高电平。重置状态仅在输入信号14与15均设定为低电平时成立。由于输入信号14与15中有任一个为高电平时该第二状态信号RESET就会维持在低电平，因此，第二状态信号RESET在第一状态信号EVAL为高电平时维持在低电平。 当第一状态信号EVAL在时间点T5转态为低电平时，如果输入信号14与15同时为低电平， 第二状态信号RESET才会转态为高电平。在时间点T5，如果输入信号14与15都转态为低电平，则第二状态信号RESET可转态为高电平，但第二状态信号RESET也有可能维持在低电平更久的时间。例如，如果输入信号II. . . 13全都转态为低电平、且输入信号14与15任一个维持为高电平，则第二状态信号RESET在第一状态信号EVAL转态为低电平时仍不转态至高电平。待输入信号14与15根据回归逻辑‘0’操作均为低电平(例如，参考图5时间点 T6)则第二状态信号RESET转态为高电平且回归逻辑‘0’重置电路803进入其重置状态，以引发重置事件。如先前所叙述内容，回应所述重置事件，重置信号RST转态为高电平，反相重置信号RSTB转态为低电平，预充输入输出信号PCHG转态回高电平，且输出信号OUT转态回低电平，上述转态各自间隔一短暂延迟。无时钟回归逻辑‘0’骨牌逻辑门800为一非双配置实施方式，其中回归逻辑‘0’ 重置电路803并非回归逻辑‘0’估算电路801的双配置设计。在这个实施例中，输入信号 II... 15中仅有一个子集合-输入信号14与15-是供应给该回归逻辑‘0’重置电路803。 然而，由于估算状态仅成立在输入信号14与15至少一个为高电平时，因此，回归逻辑‘0’估算电路801为其估算状态时，回归逻辑‘0’重置电路803必然处于其隔离状态，可确保适当的操作。特别是，在所述估算事件开始时，回归逻辑‘0’重置电路803处于其隔离状态，且该回归逻辑‘0’骨牌电路305转态为其锁存状态导通P通道装置P1。重置信号RST在所述估算条件下不受任何装置决定电位。当输入信号14与15根据回归逻辑‘0’操作均转态为低电平，回归逻辑‘0’估算电路801脱离其估算状态、且回归逻辑‘0’电路803进入其重置状态引发一重置事件。所述重置事件使该回归逻辑‘0’骨牌电路305转态回其预置状态， 使P通道装置Pl不导通，且接着拉低重置信号RST的电平，以准备迎接下一个估算事件。无时钟回归逻辑‘0’骨牌逻辑门800的逻辑运算可用于类似联合逻辑门设计 700的联合逻辑门结构。例如，逻辑门701可由一个三输入逻辑或门实现，接收输入信号 II. . . 13，以供应一输出信号01。逻辑门703可由一个双输入逻辑或门实现，以接收两个输入信号14与15以供应一输出信号02。逻辑门705可由一个双输入逻辑与门实现，以对信号01与02作逻辑与运算。如此一来，联合结构将实现逻辑运算(11|12|13)&(14|15)。在另一种架构中，还可提供第三个P通道装置(未显示在图中)串接在节点310与306之间。 串接的三个P通道装置用于分别接收输入信号11、12与13。所得到的操作是等效的，纵使， 相对于两个输入信号的状态(14与15)，三个输入信号的状态(11、12与13)可能会使回归逻辑‘0’骨牌电路305由锁存状态转态回预置状态所耗费的时间略久。图9为一示意方块图，图解一无时钟回归逻辑‘0’骨牌逻辑门900，其中实现一逻辑与门，对M个回归逻辑‘0’输入信号II. . . IM进行逻辑与运算。在这样的逻辑与实施例中，输入信号II. . . IM各个都是回归逻辑‘0’信号。无时钟回归逻辑‘0’骨牌逻辑门900 包括所述回归逻辑‘0’骨牌电路305，耦接回归逻辑‘0’估算电路901(实现所述回归逻辑 ‘0’估算电路301)以及一回归逻辑‘0’重置电路903(实现所述回归逻辑‘0’估算电路 303)。回归逻辑‘0，估算电路901包括M个N通道装置NA...匪，串接于预充输入输出节点 302以及参考电位VSS之间。如图所示，N通道装置NA的漏极耦接节点302，且其源极耦接串行中下一个N通道装置的漏极，并遵循此规则直至最后一级N通道装置NM，并将N通道装置NM的源极耦接参考电位VSS。如图所示，N通道装置NA...匪各自提供栅极接收输入信号II... IM。对应地，回归逻辑‘0，重置电路903包括M个P通道装置PA. ..PM并联于节点310与重置节点306之间。特别是，P通道装置PA. . . PM的源极耦接节点310，且漏极耦接重置节点306。
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无时钟回归逻辑‘0’骨牌逻辑门900为另一种双配置设计的实施例。无时钟回归逻辑‘0’骨牌逻辑门900的操作一般是符合图5所公开的时序图。在这样的实施例中，估算状态是在所有的输入信号II. . . IM都为高电平时成立，此时，N通道装置NA...匪全数导通，一同将预充输入输出端PCHG拉到参考电位VSS。当输入信号II. . . IM中任一个为低电平时，重置状态成立。这个实施方式中，回归逻辑‘0’估算与重置电路901与903彼此为双配置设计。根据各种应用，所述逻辑门可设计为接收多种数量的输入信号。然而，如先前关于无时钟回归逻辑‘0’骨牌逻辑门600的讨论，为了确保操作正确度，串接在回归逻辑‘0’ 估算电路901内的N通道装置的数量会限定在特定数量内。如先前所讨论的联合逻辑门设计700，无时钟回归逻辑‘0’骨牌逻辑门900可采用串迭技术，以多重逻辑与门实现任何数量的输入信号的逻辑与运算。逻辑门701、703与 705各个可参照无时钟回归逻辑‘0’骨牌逻辑门900实现为一逻辑与门。在一种实施方式中，逻辑门701设计为一逻辑与门，用以对输入信号11. . . 13作逻辑与运算，以产生信号01 ； 逻辑门703设计为一逻辑与门，对输入信号14. . . 16做逻辑与运算，以产生信号02 ；逻辑门 705设计为一逻辑与门，对信号01与02作逻辑与运算，以产生输出信号OUT。如此一来，多个无时钟回归逻辑‘0’骨牌逻辑门可被结合或串迭在一起，以实现特定逻辑运算-例如，逻辑与运算-对大量输入信号的处理。图10为一方块图，图解另一个无时钟回归逻辑‘0’骨牌逻辑门1000，用于实现一逻辑与门，对M个回归逻辑‘0’输入信号II... IM作逻辑与运算，且包括一简化的重置电路 1003。无时钟回归逻辑‘0’骨牌逻辑门1000大致上与无时钟回归逻辑‘0’骨牌逻辑门900 类似，其中同样的元件采用同样的编号。比较两电路，回归逻辑‘0’重置电路903改由一回归逻辑‘0’重置电路1003实现。无时钟回归逻辑‘0’骨牌逻辑门1000的操作一般来说也符合图5所公开的时序图。回归逻辑‘0’重置电路1003仅包括一 P通道装置PA，以源极耦接P通道装置Pl的漏极于节点310，且以漏极耦接重置节点306。输入信号II. . . IM中任一个，图中标示为信号IX，会供应给P通道装置PA的栅极。与无时钟回归逻辑‘0’骨牌逻辑门900相较，无时钟回归逻辑‘0’骨牌逻辑门 1000所执行的运算是相同的，不过是设计为非双配置结构。无时钟回归逻辑‘0’骨牌逻辑门1000的操作基本上类似无时钟回归逻辑‘0’骨牌逻辑门900，不同处在于其重置状态仅于输入信号IX为低电平时成立。输入信号II. . . IM-包括信号IX-都转态为高电平时，重置状态不成立，且估算事件发生。当信号IX转态为逻辑‘0’，所述估算状态不成立且所述重置状态成立，一重置事件被引发，使该无时钟回归逻辑‘0’骨牌电路305回到其预置状态。 无时钟回归逻辑‘0’骨牌逻辑门1000的优点在于简化的回归逻辑‘0’重置电路，其中只以一个P通道装置实现；然而，如果信号IX以较其他输入信号慢的方式回归零电平，则会有一定的速度损失发生。无时钟回归逻辑‘0’骨牌逻辑门900的优点在可能增快反应速度， 原因是，估算事件后，重置事件会在输入信号中任一个转态为零电平时立即的速度发生；然而，会需要较复杂的回归逻辑‘0’重置电路设计。如果所述输入信号IN之一必定为最快的回归逻辑‘0’信号，可将其选择为信号IX，以解决无时钟回归逻辑‘0’骨牌逻辑门1000的反应速度问题。参考图5的时序图，回顾采用回归逻辑‘0’骨牌电路400的无时钟回归逻辑‘0’ 骨牌逻辑门300，其中，所选择的多个或所有输入信号(视其特定设计而定)根据回归逻辑‘0’操作为(或转态至)逻辑‘0’时，无时钟回归逻辑‘0’骨牌逻辑门300为其初始预设状态。当输入信号使估算状态成立，重置状态为不成立，且一估算事件发生。在估算状态成立的状态下，重置状态维持为不成立。在供应给重置电路的回归逻辑‘0’输入信号恢复成其预设逻辑‘0’状态时，所述估算状态转态为不成立，且其后所述重置状态成立。重置最终是根据回归逻辑‘0’操作发生。关于无时钟回归逻辑‘0’骨牌逻辑门600，重置事件在输入信号II. . . IM各个都转态为逻辑‘0’时发生。关于无时钟回归逻辑‘0’骨牌逻辑门800，重置事件在输入信号II. . . 15的一子集合-即输入信号14与15-转态为逻辑‘0’时发生。关于无时钟回归逻辑‘0’骨牌逻辑门900，重置事件在输入信号II. . . IM其中任一个转态为逻辑‘0’时发生。关于无时钟回归逻辑‘0’骨牌逻辑门1000，重置事件于输入信号中选定的一个-即信号IX-转态为逻辑‘0，时发生。图11为一示意方块图，图解一无时钟回归逻辑‘1’骨牌逻辑门1100，根据无时钟状态回归骨牌逻辑门200的一种回归逻辑‘1’实施方式所实现。一或多个输入信号与所产生的输出信号被设计为回归逻辑‘1’信号，具有的预设逻辑状态为逻辑‘1’。电源电位 VSRCl设计为参考电位VSS，且电源电位VSRC2设计为供电电位VDD，与无时钟回归逻辑‘0’ 骨牌逻辑门300的设计相反。状态回归估算电路201、状态回归骨牌电路205以及状态回归重置电路203被分别以一回归逻辑‘1’估算电路1101、一回归逻辑‘1，骨牌电路1105以及一回归逻辑‘1’重置电路1103实现，其根据一状态回归‘1’操作设计。请注意，虽然电路1101与1103各自可能因其输出信号的操作被视为回归逻辑‘0’电路，仍是依照其输入信号以及回归逻辑‘1’骨牌逻辑门1100整体作用将之视为回归逻辑‘1’电路。前述的预置输入出端PSET改由耦接一预清节点1102的一预清输入输出端PCLR取代。无时钟回归逻辑‘1’骨牌逻辑门1100的输出在一输出节点1108设定一回归逻辑‘1’输出信号OUT， 且在一重置节点1106产生一重置信号RST。状态回归致能节点204由一回归逻辑‘1’致能节点1104实现，耦接N通道装置m的栅极，以实现状态回归致能电路207。N通道装置m 以源极耦接参考电位VSS且以源极耦接第二重置节点1110，且回归逻辑‘1’重置电路1103 耦接于重置节点1110与1106之间。图12为一示意方块图，图解一回归逻辑‘1’骨牌电路1200，为回归逻辑‘1’骨牌电路1105的一种实施方式。回归逻辑‘1’骨牌电路1200为回归逻辑‘0’骨牌电路300的反相设计，其中以参考电位VSS取代电路300中的供电电位VDD，以供电电位VDD取代电路 300中的参考电位VSS，以P通道装置取代电路300中的N通道装置，以N通道装置取代电路300中的P通道装置，且令每一个节点的操作状态都是电路300内对应节点的反相状态 (逻辑‘0’状态替换成逻辑‘1’状态，且逻辑‘1’状态替换为逻辑‘0’状态)。此外，各个反相器内的P通道与N通道装置与电源电位设计都是电路300的反相设计；图中因为所执行的同样为反相运算，所以将之采用相同的符号表示。预清节点1102耦接反相器1201的输入端，且耦接N通道装置N2以及N3的漏极。反相器1201的输出端耦接输出节点1108 以供应回归逻辑‘1’输出信号，且还耦接N通道装置N3的栅极与反相器1203的输入端。 反相器1203的输出耦接至节点1104以供应回归逻辑‘1’致能信号RT1E，以施加于P通道装置Pl的栅极。P通道装置Pl以源极耦接供电电位VDD且以漏极耦接重置节点1106以供应重置信号RST。重置信号RST供应给反相器1205的输入端，反相器1205的输出端供应一反相重置信号RSTB。反相输出信号RSTB供应给N通道装置N2的栅极，该N通道装置N2的源极耦接参考电位VSS。反相器1201与N通道装置N3 —同组成一半维持电路1202， 维持预清输入输出端PCLR电位为低电平直至回归逻辑‘1’估算电路1101将该预清输入输出端PCLR的电位拉升。P通道装置P2如图虚线所示(对应回归逻辑‘0’骨牌电路300内的N通道装置N2)以其栅极接收反相重置信号RSTB，且以漏极耦接节点1106，且以源极耦接供电电位VDD。预清输入输出端PCLR初始预清为低电平，故反相器1201设定输出信号 OUT为高电平，令N通道装置N3导通。N通道装置N3因此维持预清输入输出端PCLR为低电平。由于输出信号OUT的初始状态为高电平，反相器1203会设定回归逻辑‘1’致能信号 RTlE为低电平，令P通道装置Pl导通，导通的P通道装置Pl将拉高重置信号RST。反相器 1205因此拉低反相重置信号RSTB且N通道装置N2的起始状态为不导通。参考图11与图12，回应一或多个输入信号IN转态为一或多个估算状态的任一个时所发生的一估算事件，回归逻辑‘1’估算电路1101拉升预清输入输出端PCLR的电平，致使回归逻辑‘1’骨牌电路1200转态为其锁存状态。特别是，反相器1201会拉低输出信号 OUT令N通道装置N3不导通。反相器1203拉升回归逻辑‘1’致能信号RTlE的电平，使N 通道装置m导通，且令Ρ通道装置PI不导通。导通的Ν通道装置m会耦接节点1110至参考电位VSS。不导通的P通道装置Pl将不再限制重置信号RST为高电平。输入信号IN 的估算状态会导致回归逻辑‘1’重置电路1103转态为其隔离状态，使节点1106与1110彼此隔离。如此一来，重置节点1106暂时被隔离，重置信号RST不再被限制在特定状态。然而，由于没有其他装置试图变化重置信号RST的状态，重置信号RST维持为高电平。当输入信号IN处于一估算状态，回归逻辑‘1’重置电路1103维持在其隔离状态。当供应给该回归逻辑‘1’重置电路1103的输入信号IN各个回复为其预设状态， 回归逻辑‘ 1’重置电路1103转态至其重置状态，弓丨发一重置事件，其中，N通道装置m以及回归逻辑‘1’重置电路1103联合将重置信号RST拉到低电平。反相器1205会随之将反相重置信号RSTB拉到高电平以导通N通道装置N2。导通的N通道装置N2会将预清输入输出端PCLR的电位拉低到预设值。请注意，当供应给该回归逻辑‘1’重置电路1103的每个输入信号IN回归到预设状态，这些输入信号IN将不再为估算状态，因此，回归逻辑‘1’估算电路1101不再将预清输入输出端PCLR拉在高电平。如此一来，N通道装置N2得以再次将预清输入输出端PCLR拉低成预清状态。如果预清输入输出端PCLR转态为高电平，反相器 1201会设定输出信号OUT再次为高电平，使N通道装置N3导通，维持预清输入输出端PCLR 为低电平。反相器1103会将回归逻辑‘1’致能信号RTlE拉低，以导通P通道装置P1、且使 Ν通道装置m不导通。由于Ν通道装置m不导通，回归逻辑‘1’重置电路1103与参考电位VSS隔离，不再将重置信号RST的电平拉低。此外，P通道装置Pl的导通会将重置信号 RST拉升到高电平，反相器1105会将反相重置信号RSTB拉到低电平，使N通道装置N2不导通。虽然N通道装置N2不导通，半维持电路1202会维持预清输入输出端PCLR电位为低电平。如此一来，回归逻辑‘1’骨牌电路1200重置回其预置状态，以准备迎接下一次的估算事件。图13以一时序图描述无时钟回归逻辑‘1’骨牌逻辑门1100的操作，其中回归逻辑‘1’骨牌电路1105所采用的是回归逻辑‘1’骨牌电路1200的一种实施方式。图13的时序图根本上与图5的时序图类似，除了少数信号名称的不同、以及电路信号的电平调整(将之反相)。特别说明，相较于图5，图13以预清输入输出信号PCLR取代预充输入输出信号PCHG，以回归逻辑‘1’输出信号OUT(RTl)取代回归逻辑‘0’输出信号OUT (RTO)，且以回归逻辑‘1，致能信号RTlE取代回归逻辑‘0，致能信号RT0E。图13的信号PCLR、OUT(RTl)、 RT1E、RST以及RSTB分别为图5信号PCHR、OUT(RTO)、RTOE, RST以及RSTB的反相。此外， 转态时间基本上同样具有短暂延迟。与图5相较，图13也包含第一状态信号EVAL以及第二状态信号RESET的波形，且反应类似。在这个实施例中，第一状态信号EVAL用于标示回归逻辑‘1’估算电路1101的估算状态，在估算状态成立时为高电平，且于估算状态不成立时为低电平。第二状态信号RESET用于标示回归逻辑‘1’重置电路1103的重置状态，在重置状态成立时为高电平，且于重置状态不成立时为低电平。所述重置状态会引发一重置事件，仅发生在一估算事件后该回归逻辑‘1’致能信号RTlE为高电平时。图 13 将所述信号 EVAL、RESET、PCRL, OUT (RTl)、RTIE, RST 以及 RSTB 以时序图呈现。各个信号间存在的转态延迟仅是示意用途，并非精确显示实际状况。参考初始时间点 T0，第一状态信号EVAL的初始状态为低电平，显示输入信号IN并非在估算状态。此外，基于图5所讨论内容，第二状态信号RESET于时间点TO为无意义。在时间点T0，信号PCLR、 OUT (RTl)、RT1E、RST 以及 RSTB 分别初始设定为逻辑 ‘0，、‘ 1，、‘0，、‘ 1，以及 ‘0，。在接续的时间点Tl，输入信号IN—同进入估算状态，致使第一状态信号EVAL转态为高电平，且第二状态信号RESET转态为低电平。回应第一状态信号EVAL的高电平状态， 回归逻辑‘1’估算电路1101在一短暂延迟后的一时间点T2拉升预清输入输出端PCLR电位，引发一估算事件。由于第二状态信号RESET为低电平，回归逻辑‘1，重置电路1103处于其隔离状态。回应预清输入输出端PCLR的信号转态到高电平的动作，反相器1201在一短暂延迟后的接续时间点T3将输出信号OUT的电平拉低。回应拉低电平的输出信号0UT， 反相器1203在一短暂延迟后的接续时间点T4拉高回归逻辑‘1’致能信号RTlE的电平，以导通N通道装置Nl，且令P通道装置Pl不导通。由于回归逻辑‘ 1’重置电路1103不作用， 重置信号RST不受任何装置影响且维持在高电平(或者，在有设计P通道装置P2的实施方式中，由P通道装置P2维持在高电平)。无时钟回归逻辑‘1’骨牌电路1200的状态于第一状态信号EVAL为高电平时为持不变。在接续的时间点T5，一个或多个输入信号IN改变状态，致使所述估算状态不成立，且第一状态信号EVAL相应转态为低电平。如果供应给回归逻辑‘1’重置电路1103的输入信号IN各个都回复为逻辑‘1，，则第二状态信号RESET如同虚线501所示于时间点T5转态为高电平。然而，关于非双配置设计，第一状态信号EVAL 转态为低电平与第二状态信号RESET转态为高电平之间存在有一延迟。请注意，由于第一状态信号EVAL为低电平，所述估算状态不成立，故回归逻辑‘1’估算电路1101在时间点T5 后不再拉升预清输入输出端PCLR的电位。预清输入输出端PCLR的电位会维持在高电平直至N通道装置N2作用，将其电平拉低。在时间点T5或接续的时间点T6，供应给回归逻辑‘1’重置电路1103的输入信号 IN转态为高电平，以开始回归逻辑‘1’重置电路1103的重置状态，使第二状态信号RESET 转态为高电平。回归逻辑‘ 1’重置电路1103联合N通道装置m在一短暂延迟后的一时间点T7将重置信号RST的电平拉低，以起始一重置事件。反相器1205回应上述操作，在一短暂延迟后的一时间点T8拉升反相重置信号RSTB的电平。转态为高电平的反相重置信号 RSTB会导通N通道装置N2，在一短暂延迟后的时间点T9将预清输入输出端PCLR的电平拉低。当预清输入输出端PCLR的电平降低，反相器1201在一短暂延迟后的时间点TlO设定输出信号OUT为高电平。转态为高电平的输出信号OUT会使N通道装置N3导通，致使半维持电路1202得以维持预清输入输出端PCLR的电位为低电平直至稍后的估算区间将其电平拉高。反相器1203在一短暂延迟后的时间点Tll将回归逻辑‘1’致能信号RTlE的电平拉低。低电平状态的回归逻辑‘1，致能信号RTlE使P通道装置Pl导通，且使N通道装置m 不导通。由于N通道装置m不导通，回归逻辑‘1’重置电路1103不再拉低重置信号RST 的电平。导通的P通道装置Pl在一短暂延迟后的时间点T12将重置信号RST拉回高电平。 反相器1205在短暂延迟后的时间点T13拉低反相重置信号RSTB的电平，使N通道装置N2 不再拉低预清输入输出端PCLR的电平。此时，半维持电路1202负责维持该预清输入输出端PCLR的电平为低电平。在跟随在时间点T13之后的时间点T14，所述信号回到初始预设状态。因此，回归逻辑‘1’估算电路1101以及N通道装置m皆处于其预设状态，回归逻辑 ‘1’骨牌电路1105回归其预置状态，此外，假设入信号IN各个为高电平，回归逻辑‘1’重置电路1103处于其重置状态。总而言之，输入信号IN的估算状态会引发一估算事件，致使输出信号OUT转态为低电平，且致能接续的重置事件。输入信号IN的重置状态会致使回归逻辑‘1’重置电路1103引发一重置事件，并使无时钟回归逻辑‘1’骨牌逻辑门1100回归其初始状态，以迎接下一个估算区间。如同图5的讨论内容，第二状态信号RESET为高电平直至时间点Tll-回归逻辑 ‘1’致能信号RTEl转态为低电平-以确保无时钟回归逻辑‘1’逻辑门回归其初始状态，其后，第二状态信号RESET如图所示为无意义。请注意，重置信号RST在时间点T7拉至低电平时，倘若重置状态不成立将第二状态信号RESET拉低为低电平，重置信号RST仍维持在低电平，原因是P通道装置Pl仍为不导通，无力影响重置信号RST。因此，虽然重置状态应当维持成立直至回归逻辑‘1’致能信号RTlE转态为低电平，但若输入信号如是动作于时间点 T7之后且时间点Tll之前拉低第二状态信号RESET，仍不会影响正确的电路操作。一旦回归逻辑‘1’致能信号RTlE为低电平，P通道装置Pl导通，且输入信号IN任何无意义的转态在时间点Tll后都不会影响整体电路状态。图14为一示意方块图，图解一无时钟回归逻辑‘1’骨牌逻辑门1400，用于实现一逻辑或运算，对M个输入信号II. . . IM作逻辑或运算。无时钟回归逻辑‘1’骨牌逻辑门1400 包括回归逻辑‘1，骨牌电路1105。电路1105耦接一回归逻辑‘1，估算电路1401(用来实现前述回归逻辑‘1，估算电路1101)以及一回归逻辑‘1，重置电路1403(用来实现前述回归逻辑‘ 1，重置电路110 。回归逻辑‘ 1，估算电路1401包括M个P通道装置PA. . . PM, 各自以漏极耦接节点1102，且各自以源极耦接供电电位VDD。P通道装置PA. .. PM各自提供一栅极，以接收输入信号II. . . IM其中之一。在类似方式中，回归逻辑‘1’重置电路1403 包括M个N通道装置NA...匪，串接于节点1110以及重置节点1106之间。如图所示，第一级的N通道装置NA以源极耦接N通道装置m的漏极上的节点1110，并以漏极耦接下一级 N通道装置的源极；依循所述规则直至最后一级的N通道装置匪。最后一级N通道装置匪的漏极耦接节点1106。N通道装置NA...匪各自提供一栅极，以如图所示方式接收输入信号Il...IM其中之一。尽管图中只标示所述N通道装置的其中两个装置(NA，NM)、P通道装置的其中两个装置(PA，PM)、以及仅显示输入信号Il与IM，事实上，依照所公开的规则，省略绘制的部分可包括任何数量的所述装置以及相关信号(例如，供应给N通道与P通道装置NB与PB的栅极的输入信号12)。
无时钟回归逻辑‘1’骨牌逻辑门1400为一种双配置设计，其中，回归逻辑‘1’重置电路1403为回归逻辑‘1’估算电路1401的双配置设计。此外，在双配置设计中，供应给回归逻辑‘1’估算电路1401与回归逻辑‘1’重置电路1403的都是相同的输入信号II. . . IM。 无时钟回归逻辑‘1’骨牌逻辑门1400的操作通常符合图13所示的时序。在这个实施例中， 当输入信号II...IM根据回归逻辑‘1’的操作皆处于逻辑‘1’时，第一状态信号EVAL为低电平，且第二状态信号RESET为高电平。当输入信号II. . . IM中任一个转态为低电平时，估算状态成立，且重置状态不成立，故第一状态信号EVAL为高电平且第二状态信号RESET为低电平。由于电路1401与1403为双配置设计，随着输入信号IN的转态切换，第一状态信号EVAL与第二状态信号RESET的状态跟着切换，且维持为对方的反相。回应输入信号IN 中任一个的低电平转态所引发的估算事件，预清输入输出端PCLR转态为高电平，且输出信号OUT在短暂延迟后转态为低电平，且回归逻辑‘1’致能信号RTlE在另一段短暂延迟后转态为高电平以致能一重置事件。当输入信号II... IM全数根据回归逻辑‘1’操作转态回逻辑‘1’，回归逻辑‘1’重置电路1403引发一重置事件，令重置信号RST转态为低电平，反相重置信号RSTB转态为高电平，预清输入输出端PCLR的电平拉回低电平，且输出信号OUT如前述内容拉升回高电平。在某些设计中，串接在回归逻辑‘1’重置电路1403内的N通道装置的数量可能需限制在特定量以下，以确保电路正常运作。例如，在一种实施方式中，串接在参考电位VSS 与重置节点1106间的N通道装置的数量上限为4，因此，输入信号的数量会被限制为3(即 M为3)。参考图7，逻辑门701、703与705分别可由一个回归逻辑‘ 1’逻辑或门实现，各逻辑门采用的是无时钟回归逻辑‘1’骨牌逻辑门1400技术。这个实施例中，逻辑门701设计为一逻辑或门，对回归逻辑‘1’输入信号II... 13进行逻辑或运算，以供应回归逻辑‘1’信号01。逻辑门703设计为一回归逻辑‘1，逻辑或门，对回归逻辑‘1，输入信号14... 16进行逻辑或运算，以供应一回归逻辑‘1’信号02。逻辑门705设计为一回归逻辑‘1’逻辑或门，对信号01与02进行逻辑或运算，以供应为回归逻辑‘1’信号的输出信号OUT。如此一来，多个无时钟回归逻辑‘1’骨牌逻辑门可被结合或串迭在一起以对大量的回归逻辑‘1’ 输入信号进行特定的逻辑运算，例如，逻辑或运算。图15为一示意方块图，图解一无时钟回归逻辑‘1’骨牌逻辑门1500，其中根据另外一种实施方式实现多样化的逻辑运算。无时钟回归逻辑‘1’骨牌逻辑门1500包括回归逻辑‘1，骨牌电路1105。电路1105耦接回归逻辑‘1，估算电路1501(用以实现回归逻辑 ‘1’估算电路1101)以及一回归逻辑‘1，重置电路1503(用以实现回归逻辑‘1，重置电路 1103)。无时钟回归逻辑‘1’骨牌逻辑门1500的设计基本上雷同无时钟回归逻辑‘0’骨牌逻辑门800，不同之处在于专对回归逻辑‘1’操作所作的反相设计。说明之，相较于逻辑门 800，逻辑门1500以供电电位VDD取代参考电位VSS，以参考电位VSS取代供电电位VDD，以N 通道装置取代P通道装置，以P通道装置取代N通道装置，令输入信号14与15采用回归逻辑‘1’操作方式而非回归逻辑‘0’操作方式，将信号状态反相设计，且令输入信号II. . . 13 为回归逻辑‘1’或非回归逻辑‘1’信号。前述节点302、304、306、308以及310分别以类似的节点1102、1104、1106、1108以及1110取代，以类似第11. · · 14图的方式实现类似的运算。无时钟回归逻辑‘1’骨牌逻辑门1500的操作一般符合图13所公开的时序图。无时钟回归逻辑‘1，骨牌逻辑门1500实行一逻辑运算OUT = (( 11| 12 I 13)&( 14 I 15))，其中，符号「 」代表的是逻辑反相。类似无时钟回归逻辑‘0’骨牌逻辑门800，无时钟回归逻辑‘1’骨牌逻辑门1500 为非双配置设计的另外一种实施方式，其中，回归逻辑‘1’重置电路1503并非回归逻辑‘1’ 估算电路1501的双配置设计。输入信号II. . . 15中仅有一子集合-输入信号14与15-有供应给回归逻辑‘1’重置电路1503。由于估算状态成立时输入信号14与15其中之一必定为低电平，故回归逻辑‘1’重置电路1503为其隔离状态。只要回归逻辑‘1’估算电路1501 为估算状态，回归逻辑‘1’重置电路1503必定处于其隔离状态以确保能以类似无时钟回归逻辑‘0’骨牌逻辑门800的前述方式正常操作。此外，无时钟回归逻辑‘1’骨牌逻辑门 1500可采用类似于联合逻辑门设计700的技术实现一串迭逻辑门。在一种实施方式中，第三N通道装置(未显示在图中)添加于节点1110与1106之间的串迭装置内，使三个串迭的N通道装置接收输入信号II、12与13。上述修正所实现的是等效的逻辑运算，不过，关于该回归逻辑‘1’骨牌电路1105自锁存状态转态回归预置状态所耗费的时间，三个输入信号(II. . . 13)的状况会较两个输入信号(14与15)的状况耗时。图16为一示意方块图，图解一无时钟回归逻辑‘1’骨牌逻辑门1600，为一逻辑与门，对M个回归逻辑‘1，输入信号II... IM进行逻辑与运算。无时钟回归逻辑‘1，骨牌逻辑门1600包括一回归逻辑‘1，骨牌电路1105。电路1105耦接一回归逻辑‘1，估算电路 1601(用于实现前述回归逻辑‘1，估算电路1101)以及一回归逻辑‘1’重置电路1603(用于实现前述回归逻辑‘1’重置电路1103)。无时钟回归逻辑‘1’骨牌逻辑门1600的设计基本上类似无时钟回归逻辑‘0’骨牌逻辑门900，不同之处在于骨牌逻辑门1600是根据回归逻辑‘1’操作所作出的变形。要说明的是，与骨牌逻辑门900相较，骨牌逻辑门1600以供电电位VDD取代参考电位VSS，且以参考电位VSS取代供电电位VDD，以N通道装置取代 P通道装置，以P通道装置取代N通道装置，令输入信号II. . . 15采回归逻辑‘1’设计而非回归逻辑‘0’设计，令输出信号OUT为回归逻辑‘1’设计而非回归逻辑‘0’设计，且令信号状态为反相设计。节点302、304、306、308以及310会分别由类似的节点1102、1104、1106、 1108与1110取代，以实现于第11. . . 14图所讨论的同等运算。无时钟回归逻辑‘1’骨牌逻辑门1600为双配置设计的另外一种实施方式。无时钟回归逻辑‘1’骨牌逻辑门1600的操作一般符合图13所示时序图。在这个实施例中，估算状态仅在输入信号11. . . IM全数设定为低电平成立，使P通道装置PA. . . PM全数导通，合力将预清输入输出端PCLR的电平拉到供电电位VDD。重置状态会在输入信号II. . . IM中任一个为高电平时成立。在这样的实施方式中，回归逻辑‘1’估算以及重置电路1601与1603 彼此为双配置设计。根据各种需求，所设计的电路可接受所需数量的输入信号。参考无时钟回归逻辑‘1’骨牌逻辑门1400先前的讨论，类似地，串接在回归逻辑‘1’估算电路1601 内的P通道装置的数量可能需要限定在特定数量内，以确保电路正常操作。参阅图7，逻辑门701、703与705各自可以采用无时钟回归逻辑‘1’骨牌逻辑门1600技术的一回归逻辑 ‘1’逻辑与门实现。如此一来，可将数个无时钟回归逻辑‘1’骨牌逻辑门结合或串迭在一起，以对大量的输入信号进行特定的逻辑运算-例如逻辑与运算。图17为一示意方块图，图解一无时钟回归逻辑‘1’骨牌逻辑门1700，为一逻辑与门，对M个输入信号II. . . IM进行逻辑与运算，其中采用简化的重置电路1703。无时钟回归逻辑‘1’骨牌逻辑门1700基本上类似无时钟回归逻辑‘1’骨牌逻辑门1600，其中，同样的元件采用同样的编号，而回归逻辑‘1’重置电路1603改由回归逻辑‘1’重置电路1703取代。无时钟回归逻辑‘1’骨牌逻辑门1700 —般符合图13所示时序图。回归逻辑‘1’重置电路1703仅具有一个N通道装置NA，以源极耦接N通道装置附的漏极于节点1110，且以漏极耦接重置节点1106。输入信号II. . . IM其中任一个-通常标示为IX-将供应给N通道装置NA的栅极。无时钟回归逻辑‘1’骨牌逻辑门1700的运算与无时钟回归逻辑‘0’骨牌逻辑门 1600等效，不同之处在于骨牌逻辑门1700为一非双配置设计实施方式。无时钟回归逻辑 ‘1’骨牌逻辑门1700的操作基本上类似无时钟回归逻辑‘1’骨牌逻辑门1600，不同处在于重置状态仅在输入信号IX为高电平才成立。当输入信号II. . . IM-包括输入信号IX-各个都转态为低电平，重置状态不成立，且估算事件发生。当输入信号IX转态为逻辑‘0’，估算状态不成立，且重置状态成立，引发一重置事件使无时钟回归逻辑‘1’骨牌电路1105回归其预置状态。无时钟回归逻辑‘1’骨牌逻辑门1700的优势在于其回归逻辑‘1’重置电路较简化，仅有一个N通道装置包含于其中，然而，如果输入信号IX转态回逻辑‘ 1，的速度较其他输入信号慢，则会有反应速度问题。无时钟回归逻辑‘1’骨牌逻辑门1600的优点在于可能有较快的反应速度，原因是估算事件后，一旦输入信号中有任一个转态为逻辑‘1’，即会引发重置事件，代价是回归逻辑‘1’重置电路的设计会较复杂。骨牌逻辑门1700的速度问题可由以下方式避免令输入信号IN中，可最快速转态为逻辑‘1’的输入信号为所述输入信号IX。回顾无时钟回归逻辑‘1’骨牌逻辑门1100，令其中采用依照图13时序图操作的回归逻辑‘1’骨牌电路1200，无时钟回归逻辑‘1’骨牌逻辑门1100在输入信号根据回归逻辑‘1’操作处于(或转态到)逻辑‘1’时处于(或转态到)初始预设状态。当输入信号使估算状态成立，重置状态不成立且一估算事件被引发。估算状态成立时，重置状态维持不成立。估算状态成立后，如果供应给重置电路的输入信号转态回其预设逻辑‘1’状态时，重置状态成立。重置最终根据回归逻辑‘1’操作发生。以无时钟回归逻辑‘1’骨牌逻辑门 1400为例，重置事件发生于各个输入信号II. . . IM均转态回逻辑‘1’时。以无时钟回归逻辑‘1’骨牌逻辑门1500为例，重置事件发生于输入信号II. . . 15的一子集合-输入信号14 与15-转态为逻辑‘1’时。以无时钟回归逻辑‘1’骨牌逻辑门1600为例，重置事件发生于输入信号II. . . IM中任一个转态回逻辑‘1’时。以无时钟回归逻辑‘1’骨牌逻辑门1700为例，重置事件发生于输入信号中选定的该个信号-称之为输入信号IX-转态为逻辑‘1’时。虽然以上尽力详述本发明数种优选实施方式，仍可能有其他实施方式或变形存在。例如，上述电路可以任何包括逻辑装置或电路之类的其他合适方案实现。所介绍的逻辑电路的任何数量的运算可由软件或固件或集成装置内类似技术实现。所述电路可包括反相装置，以实行正相或反相逻辑或其他可将信号反转的技术。所公开的技术采用的电路运算可为数字、二进位字节或字元，本领域技术人员熟知，关于任何位数量的数字或二进位电路应用。本领域技术人员或许会以上述内容所公开的概念与实施例为基础，设计或调适其余结构，在不违背本发明精神的前提下，根据以下请求项所定义的范围，实现与本发明相同的作用。
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权利要求
1.一种无时钟状态回归骨牌逻辑门，包括多个节点，各自设计成在一第一状态与一第二状态切换，其中包括多个输入节点、一预置节点、一输出节点、一致能节点以及一第一与一第二重置节点，其中，上述多个输入节点各自包括一状态回归节点，在设定为上述第一状态后，根据状态回归操作回归上述第二状态；一骨牌电路，具有一预置状态以及一锁存状态，当该骨牌电路处于该预置状态时，该骨牌电路设定该预置节点与该致能节点至上述第一状态、且设定该输出节点以及该第一重置节点至上述第二状态，当该预置节点被转态至该第二状态时，该骨牌电路切换至该锁存状态，令该输出节点转态至上述第一状态且转态该致能节点至上述第二状态，当该第一重置节点被转态至上述第一状态时，该骨牌电路重置回该预置状态；一估算电路，在所述输入节点处于至少一估算状态的任一个时，转态该预置节点至上述第二状态，并于该输入节点不为上述估算状态时不干涉该预置节点的电平；一致能电路，在该致能节点处于该第二状态时转态该第二重置节点至上述第一状态， 否则，不干涉该第二重置节点的电平；以及一重置电位，在所述输入信号不为上述至少一个估算状态的任一个时，耦接该第一重置节点以及该第二重置节点，并于该输入信号为上述至少一个估算状态的任一个时将该第一重置节点隔离该第二重置节点。
2.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中该估算电路以及该重置电路彼此为双配置设计。
3.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中该估算电路对上述多个输入节点进行逻辑或运算。
4.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中该估算电路对上述多个输入节点进行逻辑与运算。
5.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中上述多个输入节点包括多个回归逻辑‘0’节点，其中，上述多个输入节点各自设计成在一逻辑‘0’状态以及一逻辑‘1’状态切换，且上述多个输入信号各自在设定至逻辑‘1’后转态回逻辑‘0’ ；该预置节点包括一预充节点，且该骨牌电路包括一回归逻辑‘0’骨牌电路；当该骨牌电路为该预置状态时，该骨牌电路设定该预充节点以及该致能节点至逻辑 ‘1’、且设定该输出节点以及该第一重置节点至逻辑‘0’，当该骨牌电路为该锁存状态时，该骨牌电路转态该输出节点为逻辑‘1’且转态该致能节点为逻辑‘0’，当该第一重置节点转态至逻辑’ 1时，该骨牌电路重置回该预置状态；当上述多个输入节点为上述至少一个估算状态的任何一个时，该估算电路转态该预充节点至逻辑‘0’，当上述多个输入节点不为上述至少一个估算状态的任何一个时，该估算电路不影响该预置节点；且当该致能节点为逻辑’ 0时，该致能电路转态该第二重置节点至逻辑‘1’，否则，该致能电路不影响该第二重置节点。
6.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中上述多个输入节点包括多个回归逻辑‘1’节点，各自具有一逻辑‘1’状态以及一逻辑‘0’状态，其中，上述多个输入节点各自在设定为逻辑‘0’后回归为逻辑‘1’ ； 该预置节点包括一预清节点，且该骨牌电路包括一回归逻辑‘1’骨牌电路； 当该骨牌电路处于该预置状态时，该骨牌电路设定该预清节点以及该致能节点至逻辑 ‘0’、且设定该输出节点以及该第一重置节点至逻辑‘1’，当该骨牌电路处于该锁存状态时， 该骨牌电路转态该输出节点至逻辑‘0’且转态该致能节点至逻辑‘1’，当该第一重置节点转态为逻辑‘0’时，该骨牌电路重置回该预置状态；当上述多个输入节点形成上述至少一个估算状态的任一个时，该估算电路转态该预清节点至逻辑‘1’，且当上述多个输入节点不形成上述至少一个估算状态的任一个时，该估算电路不影响该预置节点；以及当该致能节点为逻辑‘1’时，该致能电路转态该第二重置节点至逻辑‘0’，否则，该致能电路不影响该第二重置节点。
7.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中 上述多个输入节点包括多个回归逻辑‘0’输入节点； 该预设节点包括一预充节点；该估算电路包括多个N通道装置，各自以漏极耦接该预充节点、以源极耦接一参考电位、且以栅极耦接上述多个输入节点中对应的该个输入节点；该致能电路包括一第一 P通道装置，以源极耦接该供电电位，以漏极耦接该第二重置节点，且以栅极耦接该致能节点；且该重置电路包括多个第二 P通道装置，串接于该第一与该第二重置节点之间，各自以栅极耦接上述多个输入节点中对应的该个输入节点。
8.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中 上述多个输入节点包括多个回归逻辑‘0’输入节点； 该预置节点包括一预充节点；该估算电路包括多个N通道装置，串接于该预充节点以及该参考电位之间，各自以栅极耦接上述多个输入节点中对应的该个输入节点；该致能电路包括一第一 P通道装置，以源极耦接该电源电位，以漏极耦接该第二重置节点，且以栅极耦接该致能节点；且该重置电路包括多个第二 P通道装置，各自以源极耦接该第二重置节点、以漏极耦接该第一重置节点、且以栅极耦接上述多个输入节点中对应的该个输入节点。
9.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中 上述多个输入节点包括多个回归逻辑‘0’输入节点； 该预置节点包括一预充节点；该估算电路包括多个N通道装置，串接于该预充节点与该参考电位之间，各自以栅极耦接上述多个输入节点中对应的该个输入节点；该致能节点包括一第一 P通道装置，以源极耦接该供电电位，以漏极耦接该第二重置节点，且以栅极耦接该致能节点；且该重置电路包括一第二 P通道装置，以源极耦接该第二重置节点，以漏极耦接该第一重置节点，且以栅极耦接上述多个输入节点其中一个输入节点。
10.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中上述多个输入节点包括多个回归逻辑‘1’输入节点； 该预置节点包括一预清节点；该估算电路包括多个P通道装置，各自以漏极耦接该预清节点、以源极耦接该供电电位、且以栅极耦接上述多个输入节点中对应的该个输入节点；该致能电路包括一第一 N通道装置，以源极耦接该参考电位，以漏极耦接该第二重置节点，且以栅极耦接该致能节点；且该重置电路包括多个第二 N通道装置，串接于该第一与该第二重置节点之间，各自以栅极耦接上述多个输入节点中对应的该个输入节点。
11.如权利要求1所述的无时钟状态回归骨牌逻辑门，其中 上述多个输入节点包括多个回归逻辑‘1’输入节点； 该预设节点包括一预清节点；该估算电路包括多个P通道装置，串接于该预清节点以及该供电电位之间，各自以栅极耦接上述多个输入节点中对应的该个输入节点；该致能电路包括一第一 N通道装置，以源极耦接该参考电位，以漏极耦接该第二重置节点，且以栅极耦接该致能节点；且该重置电路包括多个第二 N通道装置，各自以源极耦接该第二重置节点，以漏极耦接该第一重置节点，且以栅极耦接上述多个输入节点中对应的该个输入节点。
12.如权利要求1所述的无时钟状态回归逻辑门，其中 上述多个输入节点包括多个回归逻辑‘1’输入节点； 该预设节点包括一预清节点；该估算电路包括多个P通道装置，串接于该预清节点以及该供电电位之间，各自以栅极耦接上述多个输入节点中对应的该个输入节点；该致能电路包括一第一 N通道装置，以源极耦接该参考电位，以漏极耦接该第二重置节点，且以栅极耦接该致能节点；且该重置电位包括一第二 N通道装置，以源极耦接该第二重置节点，以漏极耦接该第一重置节点，且以栅极耦接上述多个输入节点的其中一个输入节点。
13.一种集成电路，包括一第一逻辑，供应多个状态回归信号，各个上述状态回归信号设计在一第一状态以及一第二状态切换，上述多个状态回归信号各个会在设定为上述第一状态后，根据状态回归操作由该第一逻辑设定为上述第二状态；一无时钟状态回归骨牌逻辑门，接收上述多个状态回归信号，且该无时钟状态回归骨牌逻辑门包括一预置节点、一致能节点、一输出节点以及一第一与一第二重置节点，各自设计为在上述第一与第二状态切换；一骨牌电路，具有一预置状态以及一锁存状态，其中，当该骨牌电路处于该预置状态时，该骨牌电路设定该预置节点以及该致能节点至上述第一状态、且设定该输出节点以及该第一重置节点至上述第二状态，当该预置节点被转态至该第二状态时，该骨牌电路切换至该锁存状态，使该输出节点转态至上述第一状态、且转态该致能节点至上述第二状态，当该第一重置节点转态至上述第一状态时，该骨牌电路重置回该预置状态；一估算电路，在上述多个状态回归信号为至少一个估算状态中任一个时，转态该预置节点至上述第二状态，且于上述多个状态回归信号不为上述至少一个估算状态中任一个时，不影响该预置节点；一致能电路，在该致能节点为上述第二状态时，转态该第二重置节点至上述第一状态， 否则，不影响该第二重置节点；以及一重置电路，在上述多个状态回归信号不为上述至少一个估算状态的任一个时，耦接该第一重置节点至该第二重置节点，且于上述多个状态回归信号为上述至少一个估算状态的任一个时，将该第一重置节点隔离该第二重置节点。
14.如权利要求13所述的集成电路，其中该第一逻辑供应多个回归逻辑‘0’信号，上述第一状态为逻辑‘1’且上述第二状态为逻辑‘0’，且该无时钟状态回归骨牌逻辑门包括一无时钟回归逻辑‘0’骨牌逻辑门。
15.如权利要求13所述的集成电路，其中该第一逻辑供应多个回归状态‘1’信号，上述第一状态为逻辑‘0’且上述第二状态为逻辑‘1’，且该无时钟状态回归骨牌逻辑门包括一无时钟回归逻辑‘1’骨牌逻辑门。
16.如权利要求13所述的集成电路，其中该无时钟状态回归骨牌逻辑门包括串迭设计的多个无时钟状态回归骨牌逻辑门。
17.一种估算一逻辑运算的方法，包括接收多个状态回归输入信号，所述状态回归输入信号各自设计为在设定成一第一状态后根据状态回归操作回归一第二状态；供应具有一预置状态以及一锁存状态的一骨牌电路，当该骨牌电路为该预置状态时， 该骨牌电路设定一预置节点以及一致能节点为上述第一状态、且设定一输出节点以及一重置节点为上述第二状态，在该预置节点被转态至上述第二状态时，该骨牌电路切换至该锁存状态转态该输出节点至上述第一状态且转态该致能节点至上述第二状态，当该重置节点转态至上述第一状态时，该骨牌电路重置回该预置状态；估算上述多个状态回归输入信号，其中于上述多个状态回归输入信号为至少一个估算状态中任一个时转态该预置节点至上述第二状态，以切换该骨牌电路至该锁存状态；以及在该致能信号为上述第二状态且上述多个状态回归输入信号不为上述多个估算状态中任一个时，转态该重置节点至该第一状态，以重置该骨牌电路至该预置状态。
18.如权利要求17所述的方法，其中，上述于该预设节点转态至上述第二状态时切换该骨牌电路为该锁存状态以转态该致能节点至该第二状态的步骤包括致能该骨牌电路的一重置条件。
19.如权利要求17所述的方法，其中上述估算上述多个状态回归输入信号的步骤包括执行一逻辑或运算以于上述多个状态回归输入信号中至少一个转态至上述第一状态时转态该预置节点至上述第二状态，且其中上述重置该骨牌电路的方法包括于该致能节点处于该第二状态且上述多个状态回归输入信号均为上述第二状态时转态该重置节点至该第一状态。
20.如权利要求17所述的方法，其中上述估算上述多个状态回归输入信号的步骤包括执行一逻辑与运算以于上述多个状态回归输入信号全数转态至上述第一状态时转态该预置节点至上述第二状态，且其中上述重置该骨牌电路的步骤包括于该致能节点为上述第二状态且上述多个状态回归输入信号中至少一个输入信号回归上述第二状态时转态该重置节点至该第一状态。
21.一种无时钟状态回归逻辑门，包括多个节点，各自切换于一第一状态以及一第二状态，其中包括多个输入节点、一预置节点、一输出节点、一致能节点以及一第一与一第二重置节点，上述多个输入节点中至少一个包括一状态回归节点，在设定成上述第一状态后根据状态回归操作转态回上述第二状态；一骨牌电路，具有一预置状态以及一锁存状态，当该骨牌电路为该预置状态，该骨牌电路设定该预置节点以及该致能节点为上述第一状态、且设定该输出节点以及该第一重置节点为上述第二状态，当该预置节点转态为上述第二状态时，该骨牌电路切换到该锁存状态， 以转态该输出节点为上述第一状态、且转态该致能节点为上述第一状态，当该第一重置节点转态回上述第一状态时，该骨牌电路重置回该预置状态；一估算电路，在上述多个输入节点为至少一个估算状态的任一个时，转态该预置节点为上述第二状态，且于上述多个输入节点不为上述至少一个估算状态的任一个时，不影响该预置节点；一致能电路，在该致能节点为上述第二状态时转态该第二重置节点为上述第一状态， 且于该致能节点不为上述第二状态时不影响该第二重置节点；以及一重置电路，在上述多个输入节点不为上述至少一个估算状态任一个时耦接该第一重置节点至该第二重置节点，且于上述多个输入节点为上述至少一个估算状态任一个时将该第一重置节点隔离该第二重置节点。
22.如权利要求21所述的无时钟状态回归骨牌逻辑门，其中该估算电路以及该重置电路彼此为非双配置设计。
23.如权利要求21所述的无时钟状态回归骨牌逻辑门，其中该重置电路耦接上述多个输入节点的一子集合，该子集合包括至少一个、但非全数的上述输入节点，属于该子集合的输入节点各自包括一状态回归节点，上述至少一个估算状态各个仅在上述多个输入节点的该子集合中至少一个自上述第二状态转态时发生，且该骨牌电路仅在上述多个输入节点的该子集合全数为上述第二状态时重置回该预置状态。
24.如权利要求21所述的无时钟状态回归骨牌逻辑门，其中上述多个输入节点包括至少一个回归逻辑‘0’节点，上述至少一个回归逻辑‘0’节点各个设计成在一逻辑‘0’状态以及一逻辑‘1’状态切换，且上述至少一个回归逻辑‘0’节点各自在设定为逻辑’ 1后转态回逻辑‘0’ ；该预置节点包括一预充节点，且该骨牌电路包括一回归逻辑‘0’骨牌电路；当该骨牌电路为该预置状态时，该骨牌电路设定该预充节点以及该致能节点至逻辑 ‘1’、且设定该输出节点以及该第一重置节点至逻辑‘0’，当该骨牌电路为该锁存状态时，该骨牌电路转态该输出节点至逻辑‘1’且转态该致能节点为逻辑‘0’，并且，当该第一重置节点转态回逻辑‘1’时，该骨牌电路重置回该预置状态；当上述多个输入节点为上述至少一个估算状态中任一个时，该估算电路转态该预充节点至逻辑‘0’，当上述多个输入节点不为上述至少一个估算状态中任一个时，该估算电路不影响该预置节点；且当该致能节点为逻辑‘0’时，该致能电路转态该第二重置节点至逻辑‘1’，且当该致能节点不为逻辑‘0’时，该致能电路不影响该第二重置节点。
25.如权利要求M所述的无时钟状态回归逻辑门，其中该重置电路耦接上述多个输入节点的一子集合，该子集合包括至少一个但非全数的上述输入节点，上述多个输入节点的该子集合内的输入节点各个包括一回归逻辑‘0’节点，上述至少一个估算状态各个仅发生在上述多个输入节点该子集合内的至少一个输入节点由逻辑‘0’切换为逻辑‘1’时，且该骨牌电路仅于上述多个输入节点的该子集合内的所有输入节点均为逻辑‘0’时重置回该预置状态。
26.如权利要求21所述的无时钟状态回归逻辑门，其中上述多个输入节点包括至少一个回归逻辑‘1’节点，上述至少一个回归逻辑‘1’节点各个设计成在逻辑‘1’状态与逻辑‘0’状态间切换，上述至少一个回归逻辑‘1’节点各个于设定为逻辑‘0’后回归逻辑‘1’ ；该预置节点包括一预清节点，且该骨牌电路包括一回归逻辑‘1’骨牌电路； 当该骨牌电路为该预置状态时，该骨牌电路设定该预清节点以及该致能节点为逻辑 ‘0’、且设定该输出节点以及该第一重置节点为逻辑‘1’，当骨牌电路为该锁存状态时，该骨牌电路转态该输出节点为逻辑‘0’、且转态该致能节点为逻辑‘1’，当该第一重置节点转态回逻辑‘0’时，该骨牌电路重置回该预置状态；当上述多个输入节点为上述至少一个估算状态中任一个时，该估算电路转态该预清节点为逻辑‘1’，且当上述多个输入节点不为上述至少一个估算状态中任一个时，该估算电路不影响该预置节点；且当该致能节点为逻辑‘1’时，该致能电路转态该第二重置节点为逻辑‘0’，且当该致能节点不为逻辑‘1’时，该致能电路不影响该第二重置节点。
27.如权利要求沈所述的无时钟状态回归骨牌逻辑门，其中该重置电路耦接上述多个输入节点的一子集合，该子集合包括至少一个但非全部的上述输入节点，上述多个输入节点的该子集合内的输入节点各个包括一回归逻辑‘1’节点，上述至少一个估算状态各个仅发生于上述多个输入节点的该子集合内至少有一个输入节点自逻辑‘1’转态为逻辑‘0’ 时，且该骨牌电路仅在上述多个输入节点的该子集合内全数的输入节点为逻辑‘0’时重置回该预置状态。
28.如权利要求21所述的无时钟状态回归骨牌逻辑门，其中 上述多个输入节点中至少一个包括一回归逻辑‘0’输入节点； 该预置节点包括一预清节点；并且该骨牌电路包括一第一反相器，具有一输入端耦接该预充节点且具有一输出端耦接该输出节点； 一第一 P通道装置，具有一栅极耦接该输出节点，具有一源极耦接一供电电位，且具有一漏极耦接该预充节点；一第二反相器，具有一输入端耦接该输出节点，且具有一输出端耦接该致能节点； 一第一 N通道装置，具有一源极耦接一参考电位，一栅极耦接该致能节点，以及一漏极耦接该重置节点；一第三反相器，具有一输入端耦接该重置节点，且具有一输出端；以及一第二 P通道装置，具有一源极耦接该供电电位，具有一栅极耦接该第三反相器的该输出端，且具有一漏极耦接该预充节点。
29.如权利要求观所述的无时钟状态回归骨牌逻辑门，其中该估算电路包括多个第二 N通道装置，且该重置电路包括至少一个第三P通道装置。
30.如权利要求21所述的无时钟状态回归骨牌逻辑门，其中 上述多个输入节点中至少一个包括一回归逻辑‘1’输入节点； 该预置节点包括一预清节点；且该骨牌电路包括一第五反相器，具有一输入端耦接该预清节点，且具有一输出端耦接该输出节点； 一第一 N通道装置，具有一栅极耦接该输出节点，具有一源极耦接一参考电位，且具有一漏极耦接该预清节点；一第二反相器，具有一输入端耦接该输出节点，且具有一输出端耦接该致能节点； 一第一 P通道装置，具有一源极耦接一供电电位，一栅极耦接该致能节点，以及一漏极耦接该重置节点；一第三反相器，具有一输入端耦接该重置节点，且具有一输出端；以及一第二 N通道装置，具有一源极耦接该参考电位，具有一栅极耦接该第三反相器的该输出端，且具有一漏极耦接该预清节点。
31.如权利要求30所述的无时钟状态回归骨牌逻辑门，其中该估算电路包括多个第二 P通道装置，且该重置电路包括至少一个第三N通道装置。
32.—种集成电路，包括一第一逻辑，供应至少一个状态回归信号，其中上述至少一个状态回归信号设计在一第一状态以及一第二状态切换，且该第一逻辑会根据状态回归操作于上述至少一个状态回归信号设定为上述第一状态后将之设定回上述第一状态；以及一无时钟状态回归骨牌逻辑门，具有多个输入节点接收上述至少一个状态回归信号， 该无时钟状态回归骨牌逻辑门包括一预置节点、一致能节点、一输出节点、以及一第一与第二重置节点，各自设计在上述第一与第二状态切换；一骨牌电路，具有一预置状态以及一锁存状态，其中，当该骨牌电路为该预置状态时， 该骨牌电路设定该预置节点以及该致能节点为上述第一状态、且设定该输出节点以及该第一重置节点为上述第二状态，当该预置节点转态为该第二状态时，该骨牌电路切换为该锁存状态，以转态该输出节点至上述第一状态、且转态该致能节点至上述第二状态，当该第一重置节点转态回该第一状态时，该骨牌电路重置回该预置状态；一估算电路，在上述多个输入节点为至少一个估算状态中任一个时，转态该预置节点至上述第二状态，且于上述多个输入节点不为上述至少一个估算状态中任一个时，不影响该预置节点；一致能电路，在该致能节点为该第二状态时转态该第二重置节点至该第一状态，且于该致能节点不为该第二状态时不影响该第二重置节点；以及一重置电路，在上述多个输入节点不为上述至少一个估算状态中任一个时，耦接该第一重置节点至该第二重置节点，且于上述多个输入节点为上述至少一个估算状态中任一个时，将该第一重置节点隔离该第二重置节点。
33.如权利要求32所述的集成电路，其中该估算电路以及该重置电路彼此为非双配置设计。
34.如权利要求32所述的集成电路，其中该重置电路耦接上述多个输入节点的一子集合，该子集合包括至少一个但非全部的上述输入节点，上述多个输入节点的该子集合内的输入节点各个为状态回归节点，上述多个估算状态各个仅发生在上述多个输入节点的该子集合内的至少一个输入节点自上述第二状态转态时，且该骨牌电路在上述多个输入节点的该子集合内的输入节点全数为上述第二状态时重置回该预置状态。
35.如权利要求34所述的集成电路，其中该第一逻辑供应至少一个回归逻辑‘0’信号， 上述第一状态为逻辑‘1’且上述第二状态为逻辑‘0’，该无时钟状态回归骨牌逻辑门包括一无时钟回归逻辑‘0’骨牌逻辑门，且上述多个输入节点的该子集合内的输入节点各自包括一回归逻辑‘0’节点。
36.如权利要求34所述的集成电路，其中该第一逻辑供应至少一个回归逻辑‘1’信号， 其中，上述第一状态为逻辑‘0’且上述第二状态为逻辑‘1’，该无时钟状态回归骨牌逻辑门包括一无时钟回归逻辑‘1’骨牌逻辑门，且上述多个输入节点的该子集合内的输入节点各自包括一回归逻辑‘1，节点。
37.一种估算一逻辑运算的方法，包括接收多个输入信号，各自设计在一第一状态与一第二状态切换，其中，上述多个输入信号包括至少一个状态回归信号，上述至少一个状态回归信号会在设定为上述第一状态后根据状态回归操作重置回上述第二状态；供应具有一预置状态以及一锁存状态的一骨牌电路，当该骨牌电路为该预置状态时， 该骨牌电路设定一预置节点以及一致能节点至一第一状态、且设定一输出节点以及一重置节点至一第二状态，当该预置节点转态至该第二状态时，该骨牌电路切换至该锁存状态，以转态该输出节点至该第一状态以及转态该致能节点至该第二状态，当该重置节点转态置该第一状态时，该骨牌电路重置回该预置状态；估算上述多个输入信号，其中，在上述多个输入信号为至少一个估算状态中任一个时， 转态该预置节点至该第二状态，使该骨牌电路切换至该锁存状态；以及在该致能节点为该第二状态且上述多个输入信号不为上述至少一个估算状态中任一个时，转态该重置节点至该第一状态，以重置该骨牌电路至该预置状态。
38.如权利要求37所述的方法，其中上述重置步骤包括于该致能节点为该第二状态且上述至少一个状态回归信号各自于切换至上述第一状态后转态回上述第二状态时转态该重置节点至上述第一状态。
39.如权利要求37所述的方法，其中上述估算步骤包括于上述至少一个状态回归信号内至少有一个转态至上述第一状态时转态该预置节点至上述第二状态；以及上述重置步骤包括于该致能节点为上述第二状态且上述至少一个状态回归信号均转态回上述第二状态时转态该重置节点至上述第一状态。
40.如权利要求37所述的方法，其中上述估算步骤包括于上述至少一个状态回归信号全数转态回上述第一状态时转态该预置节点至该第二状态；且上述重置步骤包括于该致能节点为该第二状态且上述至少一个状态回归信号全数转态回上述第二状态时转态该重置节点至上述第一状态。
41.一种无时钟状态回归骨牌逻辑门，回应多个输入逻辑信号，上述输入逻辑信号各个切换于一第一与一第二逻辑状态，且上述无时钟状态回归逻辑门包括一骨牌电路，包括多个节点，切换于上述第一与第二逻辑状态，上述节点包括一预置节点、一输出节点、 一致能节点以及一第一重置节点；一第一反相器，具有一输入端耦接该预置节点，且具有一输出端耦接该输出节点； 一第一传导形式的一第一装置，具有一控制端耦接该输出节点，具有一第一电流端耦接与该第一逻辑状态有关的一第一电源电位节点，并且具有一第二电流端耦接该预置节点一第二反相器，具有一输入端耦接该输出节点，且具有一输出端耦接该致能节点； 一第二传导形式的一第一装置，具有一第一电流端耦接有关于该第二逻辑状态的一第二电源电位节点，具有一控制端耦接该致能节点，且具有一第二电流端耦接该第一重置节点一第三反相器，具有一输入端耦接该第一重置节点，且具有一输出端；以及该第一传导形式的一第二装置，具有一第一电流端耦接该第一电源电位节点，具有一控制端耦接该第三反相器的该输出端，且具有一第二电流端耦接该预置节点；以及耦接该预置节点、该重置节点以及该致能节点的一输入电路，设计来回应上述多个输入逻辑信号，其中，当上述多个输入逻辑信号为至少一个估算状态的任一个时，该输入电路转态该预置节点至该第二逻辑状态，当上述多个输入逻辑信号转态离开上述至少一个估算状态的任一个时，该输入电路暂时转态该第一重置节点至该第一逻辑状态。
42.如权利要求41所述的无时钟状态回归骨牌逻辑门，其中该输入电路包括一估算电路，设计来回应上述多个输入逻辑信号，其中，当上述多个输入逻辑信号为上述至少一个估算状态中任一个时，该估算电路转态该预置节点为该第二逻辑状态；一致能电路，在该致能节点为该第二逻辑状态时转态一第二重置节点为该第一逻辑状态；以及一重置电路，设计来回应上述多个输入逻辑信号内的至少一个输入逻辑信号，其中，当上述多个输入逻辑信号不为上述至少一个估算状态中任一个时，该重置电路耦接该第一重置节点至该第二重置节点。
43.如权利要求42所述的无时钟状态回归骨牌逻辑门，其中上述多个输入信号中至少一个包括一状态回归信号，供应给该估算电路以及该重置电路的一状态回归信号。
44.如权利要求41所述的无时钟状态回归骨牌逻辑门，还包括该第二传导形式的一第二装置，具有一控制端耦接该第三反相器的该输出端，具有一第一电流端耦接该第一重置节点，且具有一第二电流端耦接该第二电源电位节点。
45.如权利要求41所述的无时钟状态回归骨牌逻辑门，其中该第一电源电位节点具有一正值电源电位，该第二电源电位节点具有一参考电位，该第一传导形式包括半导体P形式，且该第二传导形式包括半导体N形式。
46.如权利要求41所述的无时钟状态回归骨牌逻辑门，其中该第一电源电位节点具有一参考电位，该第二电源电位节点具有一正值电源电位，该第一传导形式包括半导体N形式，且该第二传导形式包括半导体P形式。
47.如权利要求41所述的无时钟状态回归骨牌逻辑门，其中上述第一与第二电源电位节点分别具有一正值电源电位以及一参考电位，上述多个输入逻辑信号中至少一个包括一回归逻辑‘0’信号，其中该预置节点包括一预充节点；该第一传导形式的该第一装置包括一第一 P通道装置，具有一栅极耦接该输出节点， 具有一源极接收上述正值电源电位，且具有一漏极耦接该预充节点；该第二传导形式的该第一装置包括一第一 N通道装置，具有一源极接收该参考电位， 具有一栅极耦接该致能节点，且具有一漏极耦接该重置节点；且该第一传导形式的该第二装置包括一第二 P通道装置，具有一源极接收该正值电源电位，具有一栅极耦接该第三反相器的该输出节点，且具有一漏极耦接该预充节点。
48.如权利要求41所述的无时钟状态回归骨牌逻辑门，其中该第一以及该第二电源电位节点分别包括一参考电位以及一正值电源电位，其中上述多个输入逻辑信号内至少一个包括一回归逻辑‘1，信号，其中该预置节点包括一预清节点；该第一传导形式的该第一装置包括一第一 N通道装置，具有一栅极耦接该输出节点， 具有一源极接收该参考电位，且具有一漏极耦接该预清节点；该第二传导形式的该第一装置包括一第一 P通道装置，具有一源极接收该正值电源电位，具有一栅极耦接该致能节点，且具有一漏极耦接该重置节点；且该第一传导形式的该第二装置包括一第二 N通道装置，具有一源极接收该参考电位， 具有一栅极耦接该第三反相器的该输出端，且具有一漏极耦接该预清节点。
49.一种集成电路，包括一第一电路，供应至少一个状态回归信号，其中上述至少一个状态回归信号各个切换于一第一状态以及一第二状态，该第一电路于上述状态回归信号设定为上述第一状态后根据状态回归操作将之设定回上述第二状态；多个节点，切换于上述第一以及第二逻辑状态，上述多个节点包括一预置节点、一输出节点、一致能节点、一重置节点以及多个输入节点，上述多个输入节点中至少有一个接收上述至少一个状态回归信号之一；一第一反相器，具有一输入端耦接该预置节点，且具有一输出端耦接该输出节点； 一第一传导状态的一第一装置，具有一控制端耦接该输出节点，具有一第一电流端接收相关于上述第一逻辑状态的一第一电源电位，且具有一第二电流端耦接该预置节点； 一第二反相器，具有一输入端耦接该输出节点且具有一输出端耦接该致能节点； 一第二传导形式的一第一装置，具有一第一电流端接收关于上述第二逻辑状态的一第二电源电位，具有一控制端耦接该致能节点，且具有一第二电流端耦接该重置节点； 一第三反相器，具有一输入端耦接该重置节点，且具有一输出端； 一第一传导形式的一第二装置，具有一第一电流端接收该第一电源电位，具有一控制端耦接该第三反相器的该输出端，且具有一第二电流端耦接该预置节点；以及一输入电路，耦接该预置节点、该重置节点、该致能节点以及上述多个输入节点，其中，当上述多个输入节点为至少一个估算状态的任一个时，该输入电路转态该预置节点至该第二逻辑状态，当上述多个输入节点转态不为上述至少一个估算状态中任一个时，该输入电路暂时转态该重置节点至该第一逻辑状态。
50.如权利要求49所述的集成电路，还包括该第二传导形式的一第二装置，具有一控制端耦接该第三反相器的该输出端，具有一第一电流端耦接该重置节点，且具有一第二电流端接收该第二电源电位。
51.如权利要求49所述的集成电路，其中该第一电源电位包括一正值电源电位，该第二电源电位包括一参考电位，该第一传导形式包括半导体P型技术，且该第二传导形式包括半导体N型技术。
52.如权利要求49所述的集成电路，其中该第一电源电位包括一参考电位，该第二电源电位包括一正值电源电位，该第一传导形式包括半导体N型技术，且该第二传导形式包括半导体P型技术。
53.如权利要求49所述的集成电路，其中上述第一以及第二电源电位分别包括一正值电源电位以及一参考电位，且其中该预置节点包括一预充节点；该第一传导形式的该第一装置包括一第一 P通道装置，具有一栅极耦接该输出节点， 具有一源极耦接该正值电源电位，且具有一漏极耦接该预充节点；该第二传导形式的该第一装置包括一第一 N通道装置，具有一源极接收该参考电位， 具有一栅极耦接该致能节点，且具有一漏极耦接该重置节点；且该第一传导形式的该第二装置包括一第二 P通道装置，具有一源极接收该正值电源电位，具有一栅极耦接该第三反相器的该输出端，且具有一漏极耦接该预充节点。
54.如权利要求49所述的集成电路，其中该第一以及该第二电源电位分别包括一参考电位以及一正值电源电位，且其中该预置节点包括一预清节点；该第一传导形式的该第一装置包括一第一 N通道装置，具有一栅极耦接该输出节点， 具有一源极接收该参考电位，且具有一漏极耦接该预清节点；该第二传导形式的该第一装置包括一第一 P通道装置，具有一源极接收该正值电源电位，具有一栅极耦接该致能节点，且具有一漏极耦接该重置节点；且该第一传导形式的该第二装置包括一第二 N通道装置，具有一源极接收该参考电位， 具有一栅极耦接该第三反相器的该输出端，且具有一漏极耦接该预清节点。
55.一种估算多个逻辑信号的方法，其中，上述多个逻辑信号包括至少一个状态回归输入信号，包括设定一预置节点至一第一逻辑状态，该第一逻辑为一第二逻辑状态的反相；反相该预置节点以定义一输出节点的逻辑状态；反相该输出节点以定义一致能节点的逻辑状态；在该致能节点为该第一逻辑状态时转态该重置节点至该第二逻辑状态；反相该重置节点以决定一反相重置节点的逻辑状态；在该反相重置节点为该第二逻辑状态时，转态该预置节点至该第一逻辑状态；仅于上述多个输入信号为至少一个估算状态中任一个时，强制该预置节点为该第二逻辑状态，上述多个输入信号包括至少一个状态回归输入信号，上述状态回归逻辑信号在转态为第一逻辑状态后回归第二逻辑状态；在该致能节点为该第二逻辑状态且上述多个输入信号根据状态回归操作脱离一估算状态时，强制该重置节点为该第一逻辑状态；以及在该重置节点强制为该第一逻辑状态时，该反相重置节点转态为该第二逻辑状态，接着，转态该预置节点回该第一逻辑状态，接着，转态该输出节点回该第二逻辑状态，接着，转态该致能节点回该第一逻辑状态，接着转态该重置节点回该第二逻辑状态，接着，转态该反相重置节点回该第一逻辑状态。
56.如权利要求55所述的方法，其中，上述强制该预置节点至该第二逻辑状态的步骤包括将至少一个状态回归输入信号内的至少一个转态至该第一逻辑状态，且上述强制该重置节点至该第一逻辑状态的步骤包括将上述至少一个状态回归输入信号内至少一个转态回该第二逻辑状态。
57.如权利要求55所述的方法，还包括使用一半维持电路维持该重置节点为该第一逻辑状态。
58.如权利要求55所述的方法，还包括使用一半维持电路维持该重置节点为该第二逻辑状态。
59.如权利要求55所述的方法，其中，上述设置该预置节点至该第一逻辑状态的步骤包括预充一预充节点上至逻辑‘1’，上述转态该重置节点至该第二逻辑状态的步骤包括转态该重置节点使之降至逻辑‘0’，上述转态该预置节点至该第一逻辑状态的步骤包括转态该预充节点上至逻辑‘1’，上述强制该预置节点至该第二逻辑状态的步骤包括强制该预充节点降至逻辑‘0’，且上述强制该重置节点至该第一逻辑状态的步骤包括强制该重置节点上至逻辑‘1’。
60.如权利要求55所述的方法，其中上述设定该预置节点至第一逻辑状态的步骤包括设定一预清节点降至逻辑‘0’，上述转态该重置节点至该第二逻辑状态的步骤包括转态该重置节点上至逻辑‘1’，上述转态该预置节点至该第一逻辑状态的步骤包括转态该预清节点降至逻辑‘0’，上述强制该预置节点至该第二逻辑状态的步骤包括强制该预清节点上至逻辑‘1’，且上述强制该重置节点为第一逻辑状态的步骤包括强制该重置节点降至逻辑 ‘0，。
全文摘要
一种无时钟状态回归骨牌逻辑门及相关的集成电路与估算方法。该无时钟状态回归骨牌逻辑门，回应包括至少一个状态回归节点的多个输入节点。一骨牌电路预置一预置节点至一第一状态。当该预置节点被拉到一第二状态，该骨牌电路切换到一锁存状态且切换一输出节点的状态。当一重置节点被拉到该第一状态，该骨牌电路重置回该预置状态且切换该输出节点回其预设值。一估算电路于上述输入节点为一估算状态时将该预置节点拉到该第二状态。一致能电路于该骨牌电路处于该锁存状态时致能一重置条件。一估算事件后，如果该重置条件成立且上述输入节点不再是该估算状态，该重置电路将该重置节点于拉到该第一状态。
文档编号H03K19/094GK102355254SQ20111020339
公开日2012年2月15日 申请日期2011年7月20日 优先权日2010年7月20日
发明者丹尼尔·F·怀格勒 申请人:威盛电子股份有限公司