专利名称：一种三值绝热多米诺正循环门及反循环门的制作方法
技术领域：
本发明涉及循环门，尤其是涉及ー种三值绝热多米诺正循环门及反循环门。
背景技术：
随着半导体エ艺的不断进步，硅片上布线所需要的面积比例越来越大，从而限制了集成度及信息密度的进ー步提高。采用多值逻辑可以提高每根连接线携带的信息量，大大减少电路中连接线的数量，从而减小芯片的面积，增强数据处理能力。多米诺电路以其速度快、面积小的优良特性被广泛应用于处理器、寄存器、缓存器中的高速运算电路及关键
路径中，因此将多值逻辑与多米诺电路相结合能够在更大程度上提高电路集成度及信息密度。正、反循环门电路是多值计数器的基本模块之一，可以完成对时钟脉冲的递增、减计数的功能，广泛应用于分频器、编码器、存储器以及算术运算电路中。正、反循环门电路的功耗很大程度上决定着整个多值电路的功耗，因此低功耗正、反循环门电路的研究具有极其重要的意义。
发明内容
本发明所要解决的第一个技术问题是提供ー种在保证具有正确的逻辑功能的前提下，功耗较低的三值绝热多米诺正循环门。本发明解决第一个技术问题所采用的技术方案为ー种三值绝热多米诺正循环门，其特征在于由三值低功耗多米诺JKL触发器组成，所述的三值低功耗多米诺JKL触发器由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路、三值JKL触发器基本电路和绝热多米诺缓冲器组成，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路、所述的第三三值绝热多米诺文字运算电路和所述的第四三值绝热多米诺文字运算电路均设置有第一时钟信号输入端和第二时钟信号输入端，所述的三值JKL触发器基本电路设置有第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第一信号输入端、第二信号输入端、第三信号输入端和第四信号输入端，所述的第一三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第一信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第二信号输入端连接，所述的第三三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第三信号输入端连接，所述的第四三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第四信号输入端连接，所述的三值JKL触发器基本电路的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的绝热多米诺缓冲器的信号输出端与所述的第四三值绝热多米诺文字运算电路的信号输入端连接，所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第一时钟信号输入端和所述的三值JKL触发器基本电路的第一时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第一时钟信号输入端，所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的三值JKL触发器基本电路的第二时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第二时钟信号输入端，所述的三值JKL触发器基本电路的第三时钟信号输入端为三值低功耗多米诺JKL触发器的第三时钟信号输入端，该三值低功耗多米诺JKL触发器还设置有第四时钟信号输入端，所述的第一时钟信号输入端接入幅值电平为2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平为2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平为I的第三时钟信号，所述的第四时钟信号输入端接入幅值电平为I的第四时钟信号，所述的第一时钟信号与所述的第四时钟信号相位相同，所述的第二时钟信号与所述的第三时钟信
号相位相同，所述的第一时钟信号与所述的第二时钟信号相位相差180度，所述的第一三值绝热多米诺文字运算电路的信号输入端、所述的第二三值绝热多米诺文字运算电路的信号输入端、所述的第三三值绝热多米诺文字运算电路的信号输入端和所述的第四时钟信号输入端连接。所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一 NMOS管的栅极和所述的第四NMOS管的栅极并接且其并接端为信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极并接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成，所述的第八NMOS管的漏极与所述的第一 NMOS管的漏极连接，所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管的栅极并接于第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于第二时钟信号输入端，所述的第九NMOS管的漏极为第一信号输出端，所述的第十一 NMOS管的漏极为第二信号输出端，所述的第十三NMOS管的漏极为第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构、所述的第三三值绝热多米诺文字运算电路的电路结构、所述的第四三值绝热多米诺文字运算电路的电路结构均与所述的第一三值绝热多米诺文字运算电路相同。所述的三值JKL触发器基本电路包括第一控制信号产生电路、第二控制信号产生电路和次态信号产生电路，所述的第一控制信号产生电路由第七PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管组成，所述的第七PMOS管的源极、所述的第十四NMOS管的漏极、所述的第十六NMOS管的漏极和所述的第十八NMOS管的漏极并接且其并接端为第一控制信号输出端，所述的第十四NMOS管的源极与所述的第十五NMOS管的漏极连接，所述的第十六NMOS管的源极与所述的第十七NMOS管的漏极连接，所述的第十八NMOS管的源极与所述的第十九NMOS管的
漏极连接，所述的第十五NMOS管的源极、所述的第十七NMOS管的源极、所述的第十九NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第二控制信号产生电路由第八PMOS管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管和第二十七NMOS管组成，所述的第八PMOS管的源极、所述的第ニi^一 NMOS管的漏极、所述的第二十三NMOS管的漏极和所述的第二十五NMOS管的漏极并接且其并接端为第二控制信号输出端，所述的第二十一 NMOS管的源极与所述的第二十二NMOS管的漏极连接，所述的第二十三NMOS管的源极与所述的第二十四NMOS管的漏极连接，所述的第二十五NMOS管的源极与所述的第二十六NMOS管的漏极连接，所述的第二十二NMOS管的源极、所述的第二十四NMOS管的源极、所述的第二十六NMOS管的源极和所述的第二十七NMOS管的漏极连接，所述的次态信号产生电路由第九PMOS管、第十PMOS管和第二十八NMOS管组成，所述的第九PMOS管的栅极与所述的第一控制信号输出端连接，所述的第十PMOS管的栅极与所述的第二控制信号输出端连接，所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第二十八NMOS管的漏极并接且其并接端为信号输出端，所述的第十四NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，第十五NMOS管的栅极和所述的第二十二 NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第十六NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第十七NMOS管的栅极和所述的第二十四NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十八NMOS管的栅极与所述的第三三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第十九NMOS管的栅极和所述的第二十六NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二十一 NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二十三NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十五NMOS管的栅极与所述的第三三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第二十NMOS管的源极、所述的第二十七NMOS管的源极和所述的第二十八NMOS管的栅极并接于第一时钟信号输入端，所述的第七PMOS管的栅极、所述的第八PMOS管的栅极、所述的第十PMOS管的漏极、所述的第二十NMOS管的栅极、所述的第二十七NMOS管的栅极和所述的第二十八NMOS管源极并接于第二时钟信号输入端，所述的第九PMOS管的漏极为第三时钟信号输入端。所述的绝热多米诺缓冲器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十九NMOS管、第三十NMOS管、第三i^一NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管组成，所述的第i^一 PMOS管的源极、所述的第十三PMOS管的栅极和所述的第二十九NMOS管的漏极连接，所述的第二十九NMOS管的源极和所述的第三十NMOS管的漏极连接，所述的第十二 PMOS管的源极和所述的第十三PMOS管的漏极连接，所述的第十三PMOS管的源极、所述的第三i^一 NMOS管的漏极和所述的第三十五NMOS管的漏极连接，所述的第十四PMOS管的源极、所述的第十六PMOS管的栅极、所述的第三十二 NMOS管的漏极和所述的第三十五NMOS管的栅极连接，所
述的第三十二 NMOS管的源极和所述的第三十三NMOS管的漏极连接，所述的第十五PMOS管的源极和所述的第十六PMOS管的漏极连接，所述的第十六PMOS管的漏极、所述的第三十四NMOS管的漏极和所述的第三十八NMOS管的漏极连接,所述的第三十五NMOS管的漏极和所述的第三十六NMOS管的漏极连接，所述的第三十六NMOS管的源极和所述的第三十七NMOS管的栅极连接，所述的第三十八NMOS管的源极和所述的第三十九NMOS管的栅极连接，所述的第二十九NMOS管的栅极和所述的第三十二 NMOS管的栅极并接且其并接端为信号输入端，所述的第三十七NMOS管的漏极和所述的第三十九NMOS管的漏极并接且其并接端为信号输出端，所述的第十一 PMOS管的漏极、所述的第十二 PMOS管的栅极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极、所述的第三十NMOS管的源极、所述的第三十一NMOS管的栅极、所述的第三十三NMOS管的源极、所述的第三十四NMOS管的栅极和所述的第三十九NMOS管的源极并接且其并接端为第一时钟信号输入端，所述的第十一 PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的漏极、所述的第三十NMOS管的栅极、所述的第三^ NMOS管的源极、所述的第三十三NMOS管的栅极、所述的第三十四NMOS管的源极、所述的第三十六NMOS管的栅极和所述的第三十八NMOS管的栅极并接且其并接端为第二时钟信号输入端，所述的第三十七NMOS管的源极为第三时钟信号输入端，所述的绝热多米诺缓冲器的输出信号与其输入信号相同，且所述的绝热多米诺缓冲器的输出信号比其输入信号延迟半个时钟周期，所述的绝热多米诺缓冲器的第一时钟信号输入端与所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的绝热多米诺缓冲器的第二时钟信号输入端与所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的绝热多米诺缓冲器的第三时钟信号输入端与所述的第四时钟信号输入端连接。本发明所要解决的第二个技术问题是提供ー种在保证具有正确的逻辑功能的前提下，功耗较低的三值绝热多米诺反循环门。本发明解决第二个技术问题所采用的技术方案为ー种三值绝热多米诺反循环门，由三值低功耗多米诺JKL触发器组成，所述的三值低功耗多米诺JKL触发器由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路和三值JKL触发器基本电路组成，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路、所述的第三三值绝热多米诺文字运算电路和所述的第四三值绝热多米诺文字运算电路均设置有第ー时钟信号输入端和第二时钟信号输入端，所述的三值JKL触发器基本电路设置有第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第四信号输入端、第一信号输入端、第二信号输入端和第三信号输入端，所述的第一三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第一信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第二信号输入端连接，所述的第三三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第三信号输入端连接，所述的第四三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第四信号输入端连接，所述的三值JKL触发器基本电路的信号输出端与所述的第四三值绝热多米诺文字运算电路的信号输入端通过ー个绝热多米诺缓冲器连接，所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多
米诺文字运算电路的第一时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第ー时钟信号输入端和所述的三值JKL触发器基本电路的第一时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第一时钟信号输入端，所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的三值JKL触发器基本电路的第二时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第二时钟信号输入端，所述的三值JKL触发器基本电路的第三时钟信号输入端为三值低功耗多米诺JKL触发器的第三时钟信号输入端，该三值低功耗多米诺JKL触发器还设置有第四时钟信号输入端，所述的第一时钟信号输入端接入幅值电平为2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平为2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平为I的第三时钟信号，所述的第四时钟信号输入端接入幅值电平为I的第四时钟信号，所述的第一时钟信号与所述的第四时钟信号相位相同，所述的第二时钟信号与所述的第三时钟信号相位相同，所述的第一时钟信号与所述的第二时钟信号相位相差180度，所述的第一三值绝热多米诺文字运算电路的信号输入端、所述的第二三值绝热多米诺文字运算电路的信号输入端、所述的第三三值绝热多米诺文字运算电路的信号输入端和所述的第一时钟信号输入端连接。所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一 NMOS管的栅极和所述的第四NMOS管的栅极并接且其并接端为信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极并接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成，所述的第八NMOS管的漏极与所述的第一 NMOS管的漏极连接，所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管 的栅极并接于第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于第二时钟信号输入端，所述的第九NMOS管的漏极为第一信号输出端，所述的第十一 NMOS管的漏极为第二信号输出端，所述的第十三NMOS管的漏极为第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构、所述的第三三值绝热多米诺文字运算电路的电路结构、所述的第四三值绝热多米诺文字运算电路的电路结构均与所述的第一三值绝热多米诺文字运算电路相同。所述的三值JKL触发器基本电路包括第一控制信号产生电路、第二控制信号产生电路和次态信号产生电路，所述的第一控制信号产生电路由第七PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管组成，所述的第七PMOS管的源极、所述的第十四NMOS管的漏极、所述的第十六NMOS管的漏极和所述的第十八NMOS管的漏极并接且其并接端为第一控制信号输出端，所述的第十四NMOS管的源极与所述的第十五NMOS管的漏极连接，所述的第十六NMOS管的源极与所述的第十七NMOS管的漏极连接，所述的第十八NMOS管的源极与所述的第十九NMOS管的漏极连接，所述的第十五NMOS管的源极、所述的第十七NMOS管的源极、所述的第十九NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第二控制信号产生电路由第八PMOS管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管和第二十七NMOS管组成，所述的第八PMOS管的源极、所述的第ニi^一 NMOS管的漏极、所述的第二十三NMOS管的漏极和所述的第二十五NMOS管的漏极并接且其并接端为第二控制信号输出端，所述的第二十一 NMOS管的源极与所述的第二十二NMOS管的漏极连接，所述的第二十三NMOS管的源极与所述的第二十四NMOS管的漏极连接，所述的第二十五NMOS管的源极与所述的第二十六NMOS管的漏极连接，所述的第二十二NMOS管的源极、所述的第二十四NMOS管的源极、所述的第二十六NMOS管的源极和所述的第二十七NMOS管的漏极连接，所述的次态信号产生电路由第九PMOS管、第十PMOS管和第二十八NMOS管组成，所述的第九PMOS管的栅极与所述的第一控制信号输出端连接，所述的第十PMOS管的栅极与所述的第二控制信号输出端连接，所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第二十八NMOS管的漏极并接且其并接端为信号输出端，所述的第十四NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，第十五NMOS管的栅极和所述的第二十二 NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第十六NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第十七NMOS管的栅极和所述的第二十四NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十八NMOS管的栅极与所述的第三三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第十九NMOS管的栅极和所述的第二十六NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二十一 NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二十三NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十五NMOS管的栅极与所述的第三三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第二十NMOS管的源极、所述的第二十七NMOS管的源极和所述的第二十八NMOS管的栅极并接于第一时钟信号输入 端，所述的第七PMOS管的栅极、所述的第八PMOS管的栅极、所述的第十PMOS管的漏极、所述的第二十NMOS管的栅极、所述的第二十七NMOS管的栅极和所述的第二十八NMOS管源极并接于第二时钟信号输入端，所述的第九PMOS管的漏极为第三时钟信号输入端。所述的绝热多米诺缓冲器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十九NMOS管、第三十NMOS管、第三i^一NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管组成，所述的第i^一 PMOS管的源极、所述的第十三PMOS管的栅极和所述的第二十九NMOS管的漏极连接，所述的第二十九NMOS管的源极和所述的第三十NMOS管的漏极连接，所述的第十二 PMOS管的源极和所述的第十三PMOS管的漏极连接，所述的第十三PMOS管的源极、所述的第三i^一 NMOS管的漏极和所述的第三十五NMOS管的漏极连接，所述的第十四PMOS管的源极、所述的第十六PMOS管的栅极、所述的第三十二 NMOS管的漏极和所述的第三十五NMOS管的栅极连接，所述的第三十二 NMOS管的源极和所述的第三十三NMOS管的漏极连接，所述的第十五PMOS管的源极和所述的第十六PMOS管的漏极连接，所述的第十六PMOS管的漏极、所述的第三十四NMOS管的漏极和所述的第三十八NMOS管的漏极连接,所述的第三十五NMOS管的漏极和所述的第三十六NMOS管的漏极连接，所述的第三十六NMOS管的源极和所述的第三十七NMOS管的栅极连接，所述的第三十八NMOS管的源极和所述的第三十九NMOS管的栅极连接，所述的第二十九NMOS管的栅极和所述的第三十二 NMOS管的栅极并接且其并接端为信号输入端，所述的第三十七NMOS管的漏极和所述的第三十九NMOS管的漏极并接且其并接端为信号输出端，所述的第十一 PMOS管的漏极、所述的第十二 PMOS管的栅极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极、所述的第三十NMOS管的源极、所述的第三十一NMOS管的栅极、所述的第三十三NMOS管的源极、所述的第三十四NMOS管的栅极和所述的第三十九NMOS管的源极并接且其并接端为第一时钟信号输入端，所述的第十一 PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的漏极、所述的第三十NMOS管的栅极、所述的第三^ NMOS管的源极、所述的第三十三NMOS管的栅极、所述的第三十四NMOS管的源极、所述的第三十六NMOS管的栅极和所述的第三十八NMOS管的栅极并接且其并接端为第二时钟信号输入端，所述的第三十七NMOS管的源极为第三时钟信号输入端，所述的绝热多米诺缓冲器的输出信号与其输入信号相同，且所述的绝热多米诺缓冲器的输出信号比其输入信号延迟半个时钟周期，所述的绝热多米诺缓冲器的第一时钟信号输入端与所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的绝热多米诺缓冲器的第二时钟信号输入端与所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的绝热多米诺缓冲器的第三时钟信号输入端与所述的第四时钟信号输入端连接。与现有技术相比，本发明的优点在于通过设计由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路和三值JKL触发器基本电路组成的三值低功耗多米诺JKL触发器来
实现三值绝热多米诺正循环门及反循环门，将绝热逻辑、多值逻辑和多米诺电路应用到JKL触发器的设计中，提高了 JKL触发器的电路集成度及信息密度，与常规三值多米诺JKL触发器相比，能耗节省约69%，从而得到电路集成度及信息密度较高，功耗较低的三值绝热多米诺正循环门及反循环门。
图I为本发明的三值绝热多米诺正循环门的电路原理 图2 Ca)为本发明的三值低功耗多米诺JKL触发器的电路 图2 (b)为本发明的三值低功耗多米诺JKL触发器的电路符号 图3 Ca)为本发明的第一三值绝热多米诺文字运算电路的文字运算模块的电路 图3 (b)为本发明的第一三值绝热多米诺文字运算电路的波形转换模块电路 图3 (c)为本发明的第一三值绝热多米诺文字运算电路的电路符号 图4 (a)为本发明的三值JKL触发器基本电路中第一控制信号产生电路的电路 图4 (b)为本发明的三值JKL触发器基本电路中第二控制信号产生电路的电路 图4 (c)为本发明的三值JKL触发器基本电路中次态控制信号产生电路的电路 图4 Cd)为本发明的三值JKL触发器基本电路的电路符号 图5为时钟信号波形 图6 Ca)为绝热多米诺缓冲器的电路 图6 (b)为绝热多米诺缓冲器的符号 图7为本发明的三值绝热多米诺正循环门的电路原理 图8为三值绝热多米诺正循环门实施例的三值低功耗多米诺JKL触发器的模拟波形
图9为本发明的三值低功耗多米诺JKL触发器的与三值常规多米诺JKL触发器的功耗比较图。
具体实施例方式以下结合附图实施例对本发明作进一步详细描述。
本发明的设计原理为三值JKL触发器真值表如表I所示，其中/U为输入信号，0和《分别为触发器现态和次态，V为任意值且i/e {O, I, 2}。通过真值表可知，触发器的次态Q'取决于输入信号/、K、L和现态Q，因此触发器是典型的米利型电路，现态Q需要经过缓冲器电路后作为下一工作阶段的输入信号。表I三值JKL触发器真值表
权利要求
1.一种三值绝热多米诺正循环门，其特征在于由三值低功耗多米诺JKL触发器组成，所述的三值低功耗多米诺JKL触发器由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路、三值JKL触发器基本电路和绝热多米诺缓冲器组成，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路、所述的第三三值绝热多米诺文字运算电路和所述的第四三值绝热多米诺文字运算电路均设置有第一时钟信号输入端和第ニ时钟信号输入端，所述的三值JKL触发器基本电路设置有第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第一信号输入端、第二信号输入端、第三信号输入端和第四信号输入端，所述的第一三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第一信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第二信号输入端连接，所述的第三三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第三信号输入端连接，所述的第四三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第四信号输入端连接，所述的三值JKL触发器基本电路的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的绝热多米诺缓冲器的信号输出端与所述的第四三值绝热多米诺文字运算电路的信号输入端连接，所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第一时钟信号输入端和所述的三值JKL触发器基本电路的第一时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第一时钟信号输入端，所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的三值JKL触发器基本电路的第二时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第二时钟信号输入端，所述的三值JKL触发器基本电路的第三时钟信号输入端为三值低功耗多米诺JKL触发器的第三时钟信号输入端，该三值低功耗多米诺JKL触发器还设置有第四时钟信号输入端，所述的第一时钟信号输入端接入幅值电平为2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平为2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平为I的第三时钟信号，所述的第四时钟信号输入端接入幅值电平为I的第四时钟信号，所述的第一时钟信号与所述的第四时钟信号相位相同，所述的第二时钟信号与所述的第三时钟信号相位相同，所述的第一时钟信号与所述的第二时钟信号相位相差180度，所述的第一三值绝热多米诺文字运算电路的信号输入端、所述的第二三值绝热多米诺文字运算电路的信号输入端、所述的第三三值绝热多米诺文字运算电路的信号输入端和所述的第四时钟信号输入端连接。
2.根据权利要求I所述的ー种三值绝热多米诺正循环门，其特征在于所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一 NMOS管的栅极和所述的第四NMOS管的栅极并接且其并接端为信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极并接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成，所述的第八NMOS管的漏极与所 述的第一 NMOS管的漏极连接，所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管的栅极并接于第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于第二时钟信号输入端，所述的第九NMOS管的漏极为第一信号输出端，所述的第十一 NMOS管的漏极为第二信号输出端，所述的第十三NMOS管的漏极为第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构、所述的第三三值绝热多米诺文字运算电路的电路结构、所述的第四三值绝热多米诺文字运算电路的电路结构均与所述的第一三值绝热多米诺文字运算电路相同。
3.根据权利要求2所述的ー种三值绝热多米诺正循环门，其特征在于所述的三值JKL触发器基本电路包括第一控制信号产生电路、第二控制信号产生电路和次态信号产生电路，所述的第一控制信号产生电路由第七PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管组成，所述的第七PMOS管的源极、所述的第十四NMOS管的漏极、所述的第十六NMOS管的漏极和所述的第十八NMOS管的漏极并接且其并接端为第一控制信号输出端，所述的第十四NMOS管的源极与所述的第十五NMOS管的漏极连接，所述的第十六NMOS管的源极与所述的第十七NMOS管的漏极连接，所述的第十八NMOS管的源极与所述的第十九NMOS管的漏极连接，所述的第十五NMOS管的源极、所述的第十七NMOS管的源极、所述的第十九NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第二控制信号产生电路由第八PMOS管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管和第二十七NMOS管组成，所述的第八PMOS管的源极、所述的第二i^一 NMOS管的漏极、所述的第二十三NMOS管的漏极和所述的第二十五NMOS管的漏极并接且其并接端为第二控制信号输出端，所述的第二i^一 NMOS管的源极与所述的第二十二 NMOS管的漏极连接，所述的第二十三NMOS管的源极与所述的第二十四NMOS管的漏极连接，所述的第二十五NMOS管的源极与所述的第二十六NMOS管的漏极连接，所述的第二十二 NMOS管的源极、所述的第二十四NMOS管的源极、所述的第二十六NMOS管的源极和所述的第二十七NMOS管的漏极连接，所述的次态信号产生电路由第九PMOS管、第十PMOS管和第二十八NMOS管组成，所述的第九PMOS管的栅极与所述的第一控制信号输出端连接，所述的第十PMOS管的栅极与所述的第二控制信号输出端连接，所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第二十八N MOS管的漏极并接且其并接端为信号输出端，所述的第十四NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，第十五NMOS管的栅极和所述的第二十二 NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第十六NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第十七NMOS管的栅极和所述的第二十四NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十八NMOS管的栅极与所述的第三三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第十九NMOS管的栅极和所述的第二十六NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二十一 NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二十三NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十五NMOS管的栅极与所述的第三三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第二十NMOS管的源极、所述的第二十七NMOS管的源极和所述的第二十八NMOS管的栅极并接于第一时钟信号输入端，所述的第七PMOS管的栅极、所述的第八PMOS管的栅极、所述的第十PMOS管的漏极、所述的第二十NMOS管的栅极、所述的第二十七NMOS管的栅极和所述的第二十八NMOS管源极并接于第二时钟信号输入端，所述的第九PMOS管的漏极为第三时钟信号输入端。
4.权利要求I 3中任一项所述的一种三值绝热多米诺正循环门，其特征在于所述的绝热多米诺缓冲器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十ニ NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管组成，所述的第i^一 PMOS管的源极、所述的第十三PMOS管的栅极和所述的第二十九NMOS管的漏极连接，所述的第二十九NMOS管的源极和所述的第三十NMOS管的漏极连接，所述的第十二 PMOS管的源极和所述的第十三PMOS管的漏极连接，所述的第十三PMOS管的源极、所述的第三i^一 NMOS管的漏极和所述的第三十五NMOS管的漏极连接，所述的第十四PMOS管的源极、所述的第十六PMOS管的栅极、所述的第三十二 NMOS管的漏极和所述的第三十五NMOS管的栅极连接，所述的第三十ニ NMOS管的源极和所述的第三十三NMOS管的漏极连接，所述的第十五PMOS管的源极和所述的第十六PMOS管的漏极连接，所述的第十六PMOS管的漏极、所述的第三十四NMOS管的漏极和所述的第三十八NMOS管的漏极连接，所述的第三十五NMOS管的漏极和所述的第三十六NMOS管的漏极连接，所述的第三十六NMOS管的源极和所述的第三十七匪OS管的栅极连接，所述的第三十八NMOS管的源极和所述的第三十九NMOS管的栅极连接，所述的第二十九NMOS管的栅极和所述的第三十二 NMOS管的栅极并接且其并接端为信号输入端，所述的第三十七NMOS管的漏极和所述的第三十九NMOS管的漏极并接且其并接端为信号输出端，所述的第十一 PMOS管的漏极、所述的第十二 PMOS管的栅极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极、所述的第三十NMOS管的源极、所述的第三十一 NMOS管的栅极、所述的第三十三NMOS管的源极、所述的第三十四NMOS管的栅极和所述的第三十九NMOS管的源极并接且其并接端为第一时钟信号输入端，所述的第十一 PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的漏极、所述的第三十NMOS管的栅极、所述的第三十一 NMOS管的源极、所述的第三十三NMOS管的栅极、所述的第三十四NMOS管的源极、所述的第三十六NMOS管的栅极和所述的第三十八NMOS管的栅极并接且其并接端为第二时钟信号输入端，所述的第三十七NMOS管的源极为第三时钟信号输入端，所述的绝热多米诺缓冲器的输出信号与其输入信号相同，且所述的绝热多米诺缓冲器的输出信号比其输入信号延迟半个时钟周期，所述的绝热多米诺缓冲器的第一时钟信号输入端与所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的绝热多米诺缓冲器的第二时钟信号输入端与所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的绝热多米诺缓冲器的第三时钟信号输入端与所述的第四时钟信号输入端连接。
5.一种三值绝热多米诺反循环门，其特征在于由三值低功耗多米诺JKL触发器组成，所述的三值低功耗多米诺JKL触发器由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路和三值JKL触发器基本电路组成，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路、所述的第三三值绝热多米诺文字运算电路和所述的第四三值绝热多米诺文字运算电路均设置有第一时钟信号输入端和第二时钟信号输入端，所述的三值JKL触发器基本电路设置有第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第四信号输入端、第一信号输入端、第二信号输入端和第三信号输入端，所述的第一三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第一信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第二信号输入端连接，所述的第三三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第三信号输入端连接，所述的第四三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第四信号输入端连接，所述的三值JKL触发器基本电路的信号输出端与所述的第四三值绝热多米诺文字运算电路的信号输入端通过ー个绝热多米诺缓冲器连接，所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第一时钟信号输入端和所述的三值JKL触发器基本电路的第一时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第一时钟信号输入端，所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的三值JKL触发器基本电路的第二时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第二时钟信号输入端，所述的三值JKL触发器基本电路的第三时钟信号输入端为三值低功耗多米诺JKL触发器的第三时钟信号输入端，该三值低功耗多米诺JKL触发器还设置有第四时钟信号输入端，所述的第一时钟信号输入端接入幅值电平为2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平为2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平为I的第三时钟信号，所述的第四时钟信号输入端接入幅值电平为I的第四时钟信号，所述的第一时钟信号与所述的第四时钟信号相位相同，所述的第二时钟信号与所述的第三时钟信号相位相同，所述的第一时钟信号与所述的第二时钟信号相位相差180度，所述的第一三值绝热多米诺文字运算电路的信号输入端、所述的第二三值绝热多米诺文字运算电路的信号输入端、所述的第三三值绝热多米诺文字运算电路的信号输入端和所述的第一时钟信号输入端连接。
6.根据权利要求5所述的ー种三值绝热多米诺反循环门，其特征在于所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一匪OS管的栅极和所述的第四NMOS管的栅极并接且其并接端为信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极并接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成，所述的第八NMOS管的漏极与所述的第一 NMOS管的漏极连接，所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管的栅极并接于第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于第二时钟信号输入端，所述的第九NMOS管的漏极为第一信号输出端，所述的第十一 NMOS管的漏极为第二信号输出端，所述的第十三NMOS管的漏极为第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构、所述的第三三值绝热多米诺文字运算电路的电路结构、所述的第四三值绝热多米诺文字运算电路的电路结构均与所述的第一三值绝热多米诺文字运算电路相同。
7.根据权利要求6所述的ー种三值绝热多米诺反循环门，其特征在于所述的三值JKL触发器基本电路包括第一控制信号产生电路、第二控制信号产生电路和次态信号产生电路，所述的第一控制信号产生电路由第七PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管组成，所述的第七PMOS管的源极、所述的第十四NMOS管的漏极、所述的第十六NMOS管的漏极和所述的第十八NMOS管的漏极并接且其并接端为第一控制信号输出端，所述的第十四NMOS管的源极与所述的第十五NMOS管的漏极连接，所述的第十六NMOS管的源极与所述的第十七NMOS管的漏极连接，所述的第十八NMOS管的源极与所述的第十九NMOS管的漏极连接，所述的第十五NMOS管的源极、所述的第十七NMOS管的源极、所述的第十九NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第二控制信号产生电路由第八PMOS管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管和第二十七NMOS管组成，所述的第八PMOS管的源极、所述的第二i^一 NMOS管的漏极、所述的第二十三NMOS管的漏极和所述的第二十五NMOS管的漏极并接且其并接端为第二控制信号输出端，所述的第二i^一 NMOS管的源极与所述的第二十二 NMOS管的漏极连接，所述的第二十三NMOS管的源极与所述的第二十四NMOS管的漏极连接，所述的第二十五NMOS管的源极与所述的第二十六NMOS管的漏极连接，所述的第二十二 NMOS管的源极、所述的第二十四NMOS管的源极、所述的第二十六NMOS管的源极和所述的第二十七NMOS管的漏极连接，所述的次态信号产生电路由第九PMOS管、第十PMOS管和第二十八NMOS管组成，所述的第九PMOS管的栅极与所述的第一控制信号输出端连接，所述的第十PMOS管的栅极与所述的第二控制信号输出端连接，所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第二十八NMOS管的漏极并接且其并接端为信号输出端，所述的第十四NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，第十五NMOS管的栅极和所述的第二十二 NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第十六NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第十七NMOS管的栅极和所述的第二十四NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十八NMOS管的栅极与所述的第三三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第十九NMOS管的栅极和所述的第二十六NMOS管的栅极均与所述的第四三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二十一 NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二十三NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十五NMOS管的栅极与所述的第三三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第二十NMOS管的源极、所述的第二十七NMOS管的源极和所述的第二十八NMOS管的栅极并接于第一时钟信号输入端，所述的第七PMOS管的栅极、所述的第八PMOS管的栅极、所述的第十PMOS管的漏极、所述的第二十NMOS管的栅极、所述的第二十七NMOS管的栅极和所述的第二十八NMOS管源极并接于第二时钟信号输入端，所述的第九PMOS管的漏极为第三时钟信号输入端。
8.权利要求5 7中任一项所述的一种三值绝热多米诺反循环门，其特征在于所述的绝热多米诺缓冲器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十ニ NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管组成，所述的第i^一 PMOS管的源极、所述的第十三PMOS管的栅极和所述的第二十九NMOS管的漏极连接，所述的第二十九NMOS管的源极和所述的第三十NMOS管的漏极连接，所述的第十二 PMOS管的源极和所述的第十三PMOS管的漏极连接，所述的第十三PMOS管的源极、所述的第三i^一 NMOS管的漏极和所述的第三十五NMOS管的漏极连接，所述的第十四PMOS管的源极、所述的第十六PMOS管的栅极、所述的第三十二 NMOS管的漏极和所述的第三十五NMOS管的栅极连接，所述的第三十ニ NMOS管的源极和所述的第三十三NMOS管的漏极连接，所述的第十五PMOS管的源极和所述的第十六PMOS管的漏极连接，所述的第十六PMOS管的漏极、所述的第三十四NMOS管的漏极和所述的第三十八NMOS管的漏极连接，所述的第三十五NMOS管的漏极和所述的第三十六NMOS管的漏极连接，所述的第三十六NMOS管的源极和所述的第三十七NMOS管 的栅极连接，所述的第三十八NMOS管的源极和所述的第三十九NMOS管的栅极连接，所述的第二十九NMOS管的栅极和所述的第三十二 NMOS管的栅极并接且其并接端为信号输入端，所述的第三十七NMOS管的漏极和所述的第三十九NMOS管的漏极并接且其并接端为信号输出端，所述的第十一 PMOS管的漏极、所述的第十二 PMOS管的栅极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极、所述的第三十NMOS管的源极、所述的第三十一 NMOS管的栅极、所述的第三十三NMOS管的源极、所述的第三十四匪OS管的栅极和所述的第三十九NMOS管的源极并接且其并接端为第一时钟信号输入端，所述的第十一 PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的漏极、所述的第三十NMOS管的栅极、所述的第三十一 NMOS管的源极、所述的第三十三NMOS管的栅极、所述的第三十四NMOS管的源极、所述的第三十六NMOS管的栅极和所述的第三十八NMOS管的栅极并接且其并接端为第二时钟信号输入端，所述的第三十七NMOS管的源极为第三时钟信号输入端，所述的绝热多米诺缓冲器的输出信号与其输入信号相同，且所述的绝热多米诺缓冲器的输出信号比其输入信号延迟半个时钟周期，所述的绝热多米诺缓冲器的第一时钟信号输入端与所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的绝热多米诺缓冲器的第二时钟信号输入端与所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的绝热多米诺缓冲器的第三时钟信号输入端与所述的第四时钟信号输入端连接。
全文摘要
本发明公开了一种三值绝热多米诺正循环门及反循环门，均由三值低功耗多米诺JKL触发器组成，三值低功耗多米诺JKL触发器由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路和三值JKL触发器基本电路组成，第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路和第四三值绝热多米诺文字运算电路将绝热逻辑、多值逻辑和多米诺电路结合在一起，实现了三值低功耗多米诺JKL触发器；优点是在三值低功耗多米诺JKL触发器基础上，具有电路集成度及信息密度较高，功耗较低。
文档编号H03K3/012GK102857215SQ20121024858
公开日2013年1月2日 申请日期2012年7月17日 优先权日2012年7月17日
发明者汪鹏君, 杨乾坤, 郑雪松 申请人:宁波大学