专利名称：二级式后端驱动器的制作方法
技术领域：
本发明为一种后端驱动器(post driver)，特别是一种ニ级式后端驱动器(2-stage post driver)
背景技术：
集成电路在进行封装时，为了使IC芯片连接至封装接脚，因此除了内部提供IC芯片主要功能的核心电路(core circuit)タト,还需要在核心电路与外部封装接脚间加上输出/入垫(PAD)。作为核心电路与外部封装接脚间的桥梁,在设计输出垫(output pad)与输入垫(input pad)时，往往会因为其特性而需要额外的考虑。以输出垫为例，为了提供足够的驱动能力，必须提供一后端驱动器(post driver)至输出垫。众所周知，为了加快核心电路的操作速度以及减少功率消耗(powerconsumption),核心电路中的核心电压(core voltage)会较小,例如1.8V。而连接至外部电路的输出垫则必须产生较高的输出电压，例如3. 3V。由于IC芯片上的电路元件(晶体管)是以I. 8V的耐压进行设计，因此，为了能够承受输出垫上3. 3V的输出电压，后端驱动器必须设计为ニ级式的后端驱动器。请參照图1A，其所绘示为已知ニ级式后端驱动器示意图。ニ级式后端驱动器110连接于核心电路100与输出垫120之间。其中，核心电路100连接于第一电源电压Vl与接地端GND之间，第一电源电压Vl可为例如I. 8V，因此核心输出信号Ocore的操作范围在OV与I. 8V之间，亦即，高电平为I. 8V，而低电平为OV0ニ级式后端驱动器110包括ー控制电路(control circuit) 116、一上拉单元(pull-up unit) 112、一下拉单元(pull-down unit) 114。其中，控制电路116接收核心输出信号Ocore,并产生上拉控制信号(pull-up controlling signal) C_up以及下拉控制信号(pull-down controlling signal)C_down。上拉单元112包括一第一 P型晶体管PI、与第二 P型晶体管P2。第二 P型晶体管P2源极连接至第二电源电压V2(例如3. 3V)、栅极接收上拉控制信号C_up ;第一 P型晶体管Pl源极连接至第二 P型晶体管P2漏扱、栅极连接至第一电源电压Vl、漏极连接至输出垫120。下拉单元114包括一第一 N型晶体管NI、与第二 N型晶体管N2。第二 N型晶体管N2源极连接至接地端GND、栅极接收下拉控制信号C_down ;第一 N型晶体管NI源极连接至第ニ N型晶体管N2漏扱、栅极连接至第一电源电压VI、漏极连接至输出垫120。再者，ニ级式后端驱动器110产生垫输出信号Opad至输出垫120，而垫输出信号Opad的操作范围在OV与3. 3V之间，亦即，高电平为3. 3V，而低电平为0V。再者，为了能够有效地控制第二 P型晶体管P2以及第二 N型晶体管N2，上拉控制信号C_up的操作范围为Vl (例如I. 8V) V2 (例如3. 3V);下拉控制信号C_down的操作范围为OV Vl (例如I. 8V)。当核心输出信号Ocore为高电平(I. 8V)时，控制电路116输出的上拉控制信号C_up为Vl(l. 8V)且下拉控制信号C_down为0V，上拉单元112开启、下拉单元114关闭，而产生高电平(3. 3V)的垫输出信号Opad至输出垫120。反之，当核心输出信号Ocore为低电平(OV)时，控制电路116输出的上拉控制信号C_up为V2(3. 3V)且下拉控制信号C_down为Vl (I. 8V)，上拉单元112关闭、下拉单元114开启，而产生低电平(OV)的垫输出信号Opad至输出垫120。很明显地，由于晶体管P1、P2、N1、N2的耐压程度皆为I. 8V，因此上拉单元112需要串接ニ个P型晶体管Pl、P2，当垫输出信号Opad为低电平(OV)时，每个P型晶体管的跨压将不会超过I. 8V ;同理，下拉单元114需要串接ニ个N型晶体管N1、N2，当垫输出信号Opad为高电平(3.3V)时，每个N型晶体管的跨压将不会 超过I. 8V。然而，已知ニ级式的后端驱动器110在垫输出信号Opad转态(level transition)时，有可能造成晶体管的跨压超过其耐压值(1.8V)。请參照图1B，其所绘示为已知ニ级式的后端驱动器在垫输出信号Opad由低电平(OV)转换为高电平(3. 3V)时，上拉单元中的第一 P型晶体管Pl各个端点的电压值变化示意图。当上拉单元112关闭且下拉单元114开启时，第一 P型晶体管Pl栅极(gpl)电压持续维持在第一电源电压V1(1.8V)、漏极(dpi)连接至输出垫120，所以电压为0V，而源极(spl)电压处于浮动(floating)状态约为I. 5V。于时间点tl时,上拉单元112开启且下拉单元114关闭，此时垫输出信号Opad转态。此时，第二 P型晶体管P2栅极接收的上拉控制信号C_up为Vl (I. 8V)，而第一 P型晶体管Pl栅极(gpl)电压维持在I. 8V,因此，第一 P型晶体管Pl的漏极(dpi)与源极(spl)电压会逐渐升高至第二电源电压V2 (3. 3V)。如图IB所示，在垫输出信号Opad转态的过程中，第一 P型晶体管Pl的源极(spl)电压上升较快而漏极(dpi)电压上升较慢，因此造成源极(spl)与漏极(dpi)之间的电压差(AV)大于1.8V。如此，将造成第一 P型垫晶体管Pl的损毁，使得整体电路无法正常运作。同理，在垫输出号Opad由高电平(3. 3V)转换为低电平(OV)时，下拉单元114中的第一 N型晶体管NI的漏极与源极之间也会有超过其耐压的情形出现，并造成第一 N型垫晶体管NI的损毁。根据第1A、图IB的说明可以得知，已知ニ级式后端驱动器110的下拉单元114或上拉单元112，在开启下拉单元114或上拉单元112的瞬间，与垫输出信号Opad直接相连接的第一 N型晶体管NI或第一 P型晶体管Pl的漏极与源极之间的电压差容易过大，进而使晶体管受到毁损，因此本发明便以改善此缺失为目标，期能使晶体管的漏极与源极间的电压压差在瞬间的电压变化所造成的负面影响得以降低。
发明内容
有鉴于此，本发明提供一种ニ级式后端驱动器，其而能改善在上拉单元与下拉单元因为源极与漏极之间的瞬间电压差过大所导致晶体管毁损的问题。本发明揭露一种ニ级式后端驱动器，接收ー核心输出信号并产生一垫输出信号至一输出垫，该核心输出信号操作于ー第一电源电压与ー接地电压之间，该垫输出信号操作于ー第二电源电压与ー接地电压之间，包括ー控制电路，接收该核心输出信号与该垫输出信号，井根据该核心输出信号产生ー第一上拉控制信号、一第二上拉控制信号；以及ー上拉単元，包括一第一 P型晶体管与一第二 P型晶体管，其中，该第二 P型晶体管的一源极连接至该第二电源电压，该第二 P型晶体管的ー栅极接收该第二上拉控制信号，该第二 P型晶体管的一漏极连接至该第一 P型晶体管的一源扱，该第一 P型晶体管的ー栅极接收该第一上拉控制信号，该第一 P型晶体管的一漏极连接至该输出垫；其中，于该垫输出信号由ー低电平转换为一高电平之后的一瞬时区间，该控制电路将该垫输出信号作为该第一上拉控制信号，于该瞬时区间之后的ー稳态区间，该控制电路将一固定电压作为该第一上拉控制信号。本发明亦揭露ー种ニ级式后端驱动器，接收ー核心输出信号并产生一垫输出信号至一输出垫，该核心输出信号操作于ー第一电源电压与ー接地电压之间，该垫输出信号操作于ー第二电源电压与ー接地电压之间，包括ー控制电路，接收该核心输出信号与该垫输出信号，井根据该核心输出信号产生ー第一下拉控制信号、与一第二下拉控制信号；以及一下拉单元，包括一第一 N型晶体管与一第二 N型晶体管，其中，该第二 N型晶体管的一源极连接至该接地电压，该第二 N型晶体管的ー栅极接收该第二下拉控制信号，该第二 N型晶体管的一漏极连接至该第一 N型晶体管的一源扱，该第一 N型晶体管的ー栅极接收该第一下拉控制信号，该第一 N型晶体管的一漏极连接至该输出垫；其中，于该垫输出信号由一高电 平转换为一低电平之后的一瞬时区间，该控制电路将该垫输出信号作为该第一下拉控制信号，于该瞬时区间之后的ー稳态区间，该控制电路将一固定电压作为该第一下拉控制信号。本发明亦揭露ー种ニ级式后端驱动器，接收ー核心输出信号并产生一垫输出信号至一输出垫，该核心输出信号操作于ー第一电源电压与ー接地电压之间，该垫输出信号操作于ー第二电源电压与ー接地电压之间，包括ー控制电路，接收该核心输出信号与该垫输出信号，并根据该核心输出信号产生ー第一上拉控制信号、一第二上拉控制信号、一第一下拉控制信号、与一第二下拉控制信号；一上拉单元，包括一第一 P型晶体管与一第二 P型晶体管，其中，该第二 P型晶体管的一源极连接至该第二电源电压，该第二 P型晶体管的ー栅极接收该第二上拉控制信号，该第二 P型晶体管的一漏极连接至该第一 P型晶体管的一源扱，该第一 P型晶体管的ー栅极接收该第一上拉控制信号，该第一 P型晶体管的一漏极连接至该输出垫；以及ー下拉单元，包括一第一 N型晶体管与一第二 N型晶体管，其中，该第二 N型晶体管的一源极连接至该接地电压，该第二 N型晶体管的ー栅极接收该第二下拉控制信号，该第二 N型晶体管的一漏极连接至该第一 N型晶体管的一源极，该第一 N型晶体管的一栅极接收该第一下拉控制信号，该第一 N型晶体管的一漏极连接至该输出垫；其中，于该垫输出信号由一低电平转换为一高电平之后的一第一瞬时区间，该控制电路将该垫输出信号作为该第一上拉控制信号，于该第一瞬时区间之后的一第一稳态区间，该控制电路将一固定电压作为该第一上拉控制信号；以及，于该垫输出信号由一高电平转换为ー低电平之后的一第二瞬时区间，该控制电路将该垫输出信号作为该第一下拉控制信号，于该第二瞬时区间之后的一第二稳态区间，该控制电路将该固定电压作为该第一下拉控制信号。为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图IA所绘示为已知ニ级式后端驱动器示意图。图IB所绘示为已知ニ级式的后端驱动器在垫输出信号Opad由低电平(OV)转换为高电平(3. 3V)时，上拉单元中的第一 P型晶体管Pl各个端点的电压值变化示意图。图2所绘示为本发明ニ级式后端驱动器示意图。
图3A，其所绘示为本发明第一控制单元示意图。图3B，其所绘示为本发明第二控制单元示意图。图3C，其所绘示为本发明ニ级式的后端驱动器在垫输出信号Opad由低电平(OV)转换为高电平(3. 3V)时，第一 P型晶体管Pl各端点的电压变化示意图。[主要元件标号说明]100:核心电路110: ニ级式后端驱动器112:上拉单元114:下拉单元116:控制电路120 :输出垫
200:核心电路310 :ニ级式后端驱动器310:控制电路320 :第一控制单元322 :第一电平转换器324 :第一反相器330 :第一时序匹配电路 332 :第一传输门334 :第一瞬时路径350 :第二控制单元352 :第二时序匹配电路 354 :第二反相器355 :第二电平转换器356 :第二传输门357 :第二瞬时路径360 :上拉单元390 :下拉单元400 :输出垫
具体实施例方式于已知ニ级式后端驱动器中，由于上拉単元中第一 P型晶体管Pl以及下拉单元中第一 N型晶体管NI的栅极皆连接至一固定电压(Vl)无法变化，因此当上拉单元或者下拉单元在动作时，其栅极电压无法提供足够的上拉强度(pull-up strength)或者下拉强度(pull-down strength),导致漏极与源极之间的电压差过大造成第一 P型晶体管Pl或者第一 N型晶体管NI的损坏。因此，本发明针对已知ニ级式后端驱动器的缺失进行改进，并解决上述的问题。请參照图2，其所绘示为本发明ニ级式后端驱动器示意图。ニ级式后端驱动器300连接于核心电路200与输出垫400之间。其中，核心电路200连接于第一电源电压Vl与接地端GND之间,第一电源电压Vl可为例如I. 8V,因此,核心输出信号Ocore的操作范围在OV与I. 8V之间，亦即，高电平为1.8V，而低电平为0V。ニ级式后端驱动器300包括ー控制电路310、一上拉单元360、一下拉单元390。其中，控制电路310接收核心输出信号Ocore、垫输出信号Opad，并产生第一上拉控制信号C_upl、第二上拉控制信号C_up2、第一下拉控制信号C_downl以及第二下拉控制信号C_
down2o再者，上拉单元360包括一第一 P型晶体管P1、与第二 P型晶体管P2。第二 P型晶体管P2源极连接至第二电源电压V2 (例如3. 3V)、栅极接收第二上拉控制信号C_up2 ;第一 P型晶体管Pl源极连接至第二 P型晶体管P2漏极、栅极接收第一上拉控制信号C_upl、漏极连接至输出垫400。下拉单元390包括一第一 N型晶体管NI、与第二 N型晶体管N2。第二 N型晶体管N2源极连接至接地端GND、栅极接收第二下拉控制信号C_down2 ;第一 N型晶体管NI源极连接至第二 N型晶体管N2漏极、栅极接收第一下拉控制信号C_downl、漏极连接至输出垫400。再者，ニ级式后端驱动器300产生垫输出信号Opad至输出垫400，而垫输出信号Opad的操作范围在OV与3. 3V之间，亦即，高电平为3. 3V，而低电平为0V。控制电路310包括一第一控制单元320以及第二控制单元350。第一控制单元320根据核心输出信号Ocore来产生第一上拉控制信号C_upl与第二上拉控制信号C_up2 ;同理，第二控制单元350根据核心输出信号Ocore来产生第一下拉控制信号C_downl与第二下拉控制信号C_down2。根据本发明的实施例，当核心输出信号Ocore由低电平转换为高电平初期的一第一瞬时区间(transient period),该第一控制单元320会提供一第一瞬时路径(transientpath)将垫输出信号Opad作为第一上拉控制信号C_upl,而于第一瞬时区间之后的第一稳态区间(steady period)该第一控制单元320会提供第一电源电压(Vl)作为第一上拉控制信号C_upl。同理，当核心输出信号Ocore由高电平转换为低电平初期具有第二瞬时区间，该第二控制单元350会提供一第二瞬时路径将垫输出信号Opad作为第一下拉控制信号C_ downl，而于第二瞬时区间之后的一第二稳态区间该第二控制单元350会提供第一电源电压(Vl)作为第一下拉控制信号C_downl。以下详细介绍本发明的细部电路及其操作原理。请參照图3A，其所绘示为本发明第一控制单元示意图。第一控制单元中包括一第一电平转换器(first level shifter) 322、一第一反相器324、一第一传输门(transmission gate) 332、一第一时序匹配电路(first timing matching circuit) 330、以及一第一瞬时路径334。其中，第一电平转换器322接收核心输出信号Ocore，并转换为操作范围在VK1.8V) V2(3. 3V)的第一转换输出信号01_ls，其中，第一转换输出信号01_ls的操作范围在Vl(l. 8V) V2(3. 3V)，亦即高电平为3. 3V，低电平为I. 8V。第一反相器324接收第一转换输出信号01_ls并输出第二上拉控制信号C_up2。其中，第二上拉控制信号C_up2的操作范围在Vl (I. 8V) V2(3. 3V)，亦即高电平为3. 3V，低电平为I. 8V。再者，第一时序匹配电路330接收核心输出信号Ocore，并产生第一延迟的(delayed)核心输出信号0core_dl。第一传输门332具有一输入端连接至第一电源电压(Vl)、ー输出端连接至第一 P型晶体管Pl栅极、一第一控制端连接至输出垫400、一第二控制端接收该第一延迟的核心输出信号0cOre_dl。第一瞬时路径334连接于输出垫400以及第一 P型晶体管Pl栅极之间，并具有ー控制端接收第一延迟的核心输出信号0cOre_dl。再者，第一时序匹配电路330用来调整第一控制单元320产生第一上拉控制信号C_upl以及第二上拉控制信号C_up2的时间，并使得第一上拉控制信号C_upl以及第二上拉控制信号C_up2可同时传递(propagate)至第一 P型晶体管Pl与第二 P型晶体管P2栅扱。当然，如果缺少第一时序匹配电路330，整个第一控制单元320还是可以正常运作。由图3A可知，第一瞬时路径334包括第三N型晶体管N3与第四N型晶体管N4，第三N型晶体管N3栅极连接至第一电源电压Vl (I. 8V)且第四N型晶体管N4栅极即为控制端接收第一延迟的核心输出信号0cOre_dl，而第三N型晶体管N3与第四N型晶体管N4串接于输出垫400以及第一 P型晶体管Pl栅极之间。第一传输门332包括第三P型晶体管P3以及第五N型晶体管N5。第三P型晶体管P 3源极与第五N型晶体管N5的漏极相互连接并成为第一传输门332的输入端连接至第一电源电压VI，第三P型晶体管P3漏极与第五N型晶体管N5源极相互连接并成为第一传输门332的输出端连接至第一 P型晶体管Pl栅极。再者，第五N型晶体管N5的栅极为第一控制端连接至输出垫400，第三P型晶体管P3的栅极为第二控制端接收第一延迟的核心输出信号Ocore_dl。再者，实现第一电平转换器322的方式有很多，因此其细部电路不再描述；同理，第一时序匹配电路330仅是提供信号的延迟，其细部电路也不在描述。请參照图3B，其所绘示为本发明第二控制单元示意图。第二控制单元中包括一第ニ时序匹配电路352、一第二反相器354、一第二传输门356、一第二电平转换器355、以及ー第二瞬时路径357。其中，第二时序匹配电路352接收核心输出信号Ocore，并产生第二延迟的核心输出信号0core_d2。第二反相器354接收第二延迟的核心输出信号0core_d2并输出第二下拉控制信号C_down2。其中，第二下拉控制信号C_down2的操作范围在OV Vl (I. 8V)，亦即高电平为I. 8V，低电平为0V。再者，第二电平转换器355接收核心输出信号Ocore，并转换为操作范围在VK1.8V) V2(3. 3V)的第二转换输出信号02_ls，亦即第二转换输出信号02_ls的高电平为3. 3V,低电平为I. 8V。第二传输门356具有一输入端连接至第一电源电压(VI)、ー输出端连接至第一 N型晶体管NI栅极、一第一控制端接收该第二转换输出信号02_ls、一第二控制端连接至输出垫400。一第二瞬时路径357连接于输出垫400以及第一 N型晶体管NI栅极之间，并具有一控制端接收该第二转换输出信号02_ls。其中，第二时序匹配电路352用来调整第二控制单元350产生第一下拉控制信号C_downl以及第二下拉控制信号C_down2的时间，并使得第一下拉控制信号C_downl以及第ニ下拉控制信号C_down2可同时传递至第一 N型晶体管NI与第二 N型晶体管N2栅极。当然，如果缺少第二时序匹配电路352，整个第二控制单元350还是可以正常运作。由图3B可知，第二瞬时路径357包括第四P型晶体管P4与第五P型晶体管P5，第四P型晶体管P4栅极连接至第一电源电压Vl (I. 8V)且第五P型晶体管P5栅极即为控制端接收第二转换输出信号02_ls，而第四P型晶体管P4与第五P型晶体管P5串接于输出垫400以及第一 N型晶体管NI栅极之间。第二传输门356包括第六P型晶体管P6以及第六N型晶体管N6。第六P型晶体管P6源极与第六N型晶体管N6漏极相互连接并成为第二传输门356的输入端连接至第一电源电压VI，第六P型晶体管P6漏极与第六N型晶体管N6源极相互连接并成为第二传输门356的输出端连接至第一 N型晶体管NI栅极。再者，第六N型晶体管N6的栅极为第一控制端接收第二转换输出信号02_1 S，第六P型晶体管P6的栅极为第二控制端连接至输出垫 400。再者，实现第二电平转换器355的方式有很多，因此其细部电路不再描述；同理，第二时序匹配电路352仅是提供信号的延迟，其细部电路也不在描述。请同时參照图3A与图3B,当核心输出信号Ocore为稳态的低电平(OV)时,第一控制单元320中第一转换输出信号01_ls为低电平(I. 8V)，第二上拉控制信号C_up2为高电平(3.3V);第一延迟的核心输出号0core_dl为低电平(OV)，第一瞬时路径334关闭(turnoff)(或称为开路状态)，第一传输门332为ー闭路状态(close state)，此时，第一上拉控、制信号(C_upl)为1.8V。因此，上拉单元360中的第二 P型晶体管P2关闭(turn off)，并使得上拉单元360关闭(turn off)。 同时，第二控制单元350中，第二延迟的核心输出号0core_d2为低电平(OV)，第二下拉控制信号(C_down2)为高电平(1.8V)。第二转换输出信号02_ls为低电平(1.8V)，第ニ瞬时路径357开启(或称为闭路状态)，第二传输门356为ー开路状态(open state)，此吋，下拉单元390中的第一 N型晶体管NI以及第二 N型晶体管N2开启，使得下拉单元390开启，垫输出信号Opad为低电平(OV)。当核心输出信号Ocore由低电平转换为高电平初期的一第一瞬时区间时，第二控制单元350中，第二延迟的核心输出号0Core_d2为高电平(I. 8V)，第二下拉控制信号(C_down2)为低电平(OV)。第二转换输出信号02_ls为高电平(3. 3V)，第二瞬时路径357关闭(或称为开路状态)，第二传输门356为ー闭路状态(close state)。此时，下拉单元390中的第二 N型晶体管N2关闭，使得下拉单元390关闭。
同时，第一控制单兀320中第一转换输出信号01_ls为高电平(3.3V),第二上拉控制信号C_up2为低电平(1.8V);第一延迟的核心输出号0cOre_dl为高电平(1.8V)，第一传输门332为开路状态(open state),第一瞬时路径334开启，使得第一上拉控制信号(C_upl)将随着垫输出信号Opad变化。而由于上拉单元360开启，所以垫输出信号Opad由低电平(OV)逐渐升高至高电平(3. 3V)。很明显地,于第一瞬时区间时第一上拉控制信号(C_upl)低于Vl (I. 8V),将使得第一 P型晶体管Pl具有较大的上拉强度，因此漏极与源极上升的速度相当，不会造成电压差过大而导致第一 P型晶体管Pl损坏的情形发生。于核心输出信号Ocore由低电平转换为高电平的第一瞬时区间之后即为第一稳态区间。在第一稳态区间中，下拉单元390持续关闭不再赘述，而第二上拉控制信号C_up2持续为低电平(I. 8V)，而垫输出信号Opad高于I. 8V，使得第一瞬时路径334关闭(或称为开路状态)，而第一传输门332为闭路状态(close state)。因此，第一上拉控制信号(C_upl)不再随输出信号Opad变化而维持在Vl (I. 8V)，而垫输出信号Opad则为高电平3. 3V。当核心输出信号Ocore由高电平转换为低电平初期的一第二瞬时区间时，第一控制单元320中，第一电平转换器322的第一转换输出信号01_ls为低电平(I. 8V)，第二上拉控制信号(C_up2)为高位(3. 3V)。第一延迟的核心输出信号0cOre_dl为低电平(OV)，第一瞬时路径334关闭(或称为开路状态)，第一传输门332为ー闭路状态(close state),此时，下拉单元360中的第二 P型晶体管P2关闭，使得上拉单元360关闭。同时，第二控制单元350中第一第二延迟的核心输出信号0core_d2低电平(OV)，第二下拉控制信号C_down2为高电平(I. 8V);第二转换输出信号02_ls为低电平(I. 8V)，第二传输门356为开路状态(open state)，第二瞬时路径357开启，使得第一下拉控制信号(C_downl)将随着垫输出信号Opad变化。而由于下拉单元390开启，所以垫输出信号Opad由高电平(3. 3V)逐渐降低至低电平(OV)。很明显地，于第二瞬时区间时第一下拉控制信号(C_downl)高于Vl (I. 8V)，将使得第一 N型晶体管NI具有较大的下拉强度，因此漏极与源极下降的速度相当，不会造成电压差过大而导致第一 N型晶体管NI损坏的情形发生。于核心输出信号Ocore由高电平转换为低电平初期的第二瞬时区间之后即为第ニ稳态区间。在第二稳态区间中，上拉单元360持续关闭不再赘述，而第二下拉控制信号C_down2持续为高电平(I. 8V)，而垫输出信号Opad低于I. 8V，使得第二瞬时路径357关闭(或称为开路状态)，而第二传输门356为闭路状态(close state)，使得第一下拉控制信号(C_downl)不再随输出信号Opad变化，而维持在Vl (I. 8V)，而垫输出信号Opad则为低电平OV0请參照图3C，其所绘示为本发明ニ级式的后端驱动器在垫输出信号Opad由低电平(OV)转换为高电平(3.3V)时，第一 P型晶体管Pl各端点的电压变化示意图。于时间点tl之前，下拉单元390开启而上拉単元360关闭，第一P型晶体管Pl栅极(gpl)电压持续维持在第一电源电压Vl(l. 8V)、漏极(dpi)连接至输出垫400，所以电压为0V，而源极(spl)电压处于浮动(floating)状态约为I. 5V。于时间点tl时,上拉单元360开启且下拉单元390关闭，此时垫输出信号Opad开始变化。于时间点tl至时间点t 2的第一瞬时区间时，第一瞬时路径334开启，第一 P型晶体管Pl栅极接收的第一上拉控制信号(C_upl)随着垫输出信号Opad变化。此时，第一上拉控制信号(C_upl)低于Vl (I. 8V)，将使得第一 P型晶体管Pl具有较大的上拉强度，因 此漏极与源极电压上升的速度相当，不会造成电压差(AV)过大而导致第一 P型晶体管Pl损坏的情形发生。于时间点t2之后的第一稳态区间，第一瞬时路径334关闭，而第一 P型晶体管Pl栅极接收的第一上拉控制信号(C_upl)将改为由第一传输门332输出的第一电源电压(VI)。同理，当垫输出信号Opad由高电平转换为低电平时的第二瞬时区间，第二瞬时路径也会使得第一上拉控制信号(C_upl)随着垫输出信号Opad变化，因此，第一 N型晶体管NI的栅极电压高于I. 8V，可以增加其下拉强度，使得漏极与源极之间的电压差不会过大并且有效地保护第一 N型晶体管NI。当然，本发明的ニ级式后端驱动器也可以适当地变化。例如，控制电路310中仅有第一控制单元320而没有第二控制单元350。亦即，如图3A所示，ニ级式后端驱动器可以保护上拉单元360中的第一 P型晶体管Pl。或者，控制电路310中仅有第二控制单元350而没有第一控制单元320。亦即，如图3B所示，ニ级式后端驱动器可以保护下拉单元390中的
第一 N型晶体管NI。综上所述，本发明的ニ级式后端驱动器，将上拉単元中第一 P型晶体管Pl以及下拉单元中第一 N型晶体管NI的栅极选择性地连接至垫输出信号Opad或者一固定电压(VI)，因此当上拉单元或者下拉单元在动作时，其栅极电压可提供足够的上拉强度或者下拉强度，使得第一 P型晶体管Pl或者第一 N型晶体管NI不会受到损坏。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种ニ级式后端驱动器，接收ー核心输出信号并产生一垫输出信号至一输出垫，该核心输出信号操作于ー第一电源电压与ー接地电压之间，该垫输出信号操作于ー第二电源电压与一接地电压之间，包括 ー控制电路，接收该核心输出信号与该垫输出信号，井根据该核心输出信号产生ー第一上拉控制信号、一第二上拉控制信号；以及 一上拉单元，包括一第一 P型晶体管与一第二 P型晶体管，其中，该第二 P型晶体管的一源极连接至该第二电源电压，该第二 P型晶体管的ー栅极接收该第二上拉控制信号，该第二 P型晶体管的一漏极连接至该第一 P型晶体管的一源极，该第一 P型晶体管的ー栅极接收该第一上拉控制信号，该第一 P型晶体管的一漏极连接至该输出垫； 其中，于该垫输出信号由一低电平转换为一高电平之后的一瞬时区间，该控制电路将该垫输出信号作为该第一上拉控制信号，于该瞬时区间之后的ー稳态区间，该控制电路将一固定电压作为该第一上拉控制信号。
2.根据权利要求I所述的ニ级式后端驱动器，其中该控制电路包括 一瞬时路径，连接于该第一 P型晶体管的该栅极与该输出垫之间；以及 一传输门，包括一输入端接收该第一电源电压、ー输出端连接至该第一 P型晶体管的该栅极； 其中，于该瞬时区间时，该传输门为ー开路状态，且该瞬时路径将该垫输出信号传递至该第一 P型晶体管的该栅扱；以及，于该稳态区间时，该瞬时路径为开路状态，且该传输门将该第一电源电压传递至该第一 P型晶体管的该栅扱。
3.根据权利要求2所述的ニ级式后端驱动器，其中该控制电路还包括 一时序匹配电路，接收该核心输出信号，并输出一延迟的核心输出信号； 该传输门，包括一第一控制端连接至该输出垫以及一第二控制端接收该延迟的核心输出信号； 该瞬时路径，包括一控制端接收该延迟的核心输出信号； ー电平转换器，接收该核心输出信号，并输出一转换输出信号；以及 一反相器，接收该转换输出信号并输出该第二上拉控制信号。
4.根据权利要求3所述的ニ级式后端驱动器，其中该瞬时路径包括一第一N型晶体管与一第二 N型晶体管，第一 N型晶体管的一栅极连接至该第一电源电压且该第二 N型晶体管的一栅极即为该控制端接收该延迟的核心输出信号，而该第一 N型晶体管与该第二 N型晶体管串接于该输出垫以及该第一 P型晶体管的该栅极之间。
5.根据权利要求3所述的ニ级式后端驱动器，其中该传输门包括一第三P型晶体管以及一第三N型晶体管，该第三P型晶体管的一源极与该第三N型晶体管的ー漏极相互连接并成为该输入端连接至该第一电源电压，该第三P型晶体管的一漏极与该第三N型晶体管的一源极相互连接并成为该输出端连接至该第一 P型晶体管的该栅扱，该第三N型晶体管的ー栅极为该第一控制端连接至该输出垫，以及该第三P型晶体管的ー栅极为该第二控制端接收该延迟的核心输出信号。
6.—种ニ级式后端驱动器,接收ー核心输出信号并产生一垫输出信号至一输出垫,该核心输出信号操作于ー第一电源电压与ー接地电压之间，该垫输出信号操作于ー第二电源电压与一接地电压之间，包括ー控制电路，接收该核心输出信号与该垫输出信号，井根据该核心输出信号产生ー第一下拉控制信号、与一第二下拉控制信号；以及 一下拉单元，包括一第一 N型晶体管与一第二 N型晶体管，其中，该第二 N型晶体管的一源极连接至该接地电压，该第二 N型晶体管的ー栅极接收该第二下拉控制信号，该第二 N型晶体管的一漏极连接至该第一 N型晶体管的一源扱，该第一 N型晶体管的ー栅极接收该第一下拉控制信号，该第一 N型晶体管的一漏极连接至该输出垫； 其中，于该垫输出信号由一高电平转换为ー低电平之后的一瞬时区间，该控制电路将该垫输出信号作为该第一下拉控制信号，于该瞬时区间之后的ー稳态区间，该控制电路将一固定电压作为该第一下拉控制信号。
7.根据权利要求6所述的ニ级式后端驱动器，其中该控制电路包括 一瞬时路径，连接于该第一 N型晶体管的该栅极与该输出垫之间；以及 一传输门，包括一输入端接收该第一电源电压、ー输出端连接至该第一 N型晶体管的该栅极； 其中，于该瞬时区间时，该传输门为ー开路状态，且该瞬时路径将该垫输出信号传递至该第一 N型晶体管的该栅扱；以及，于该稳态区间时，该瞬时路径为开路状态，且该传输门将该第一电源电压传递至该第一 N型晶体管的该栅扱。
8.根据权利要求7所述的ニ级式后端驱动器，其中该控制电路还包括 一时序匹配电路，接收该核心输出信号，并输出一延迟的核心输出信号； 一反相器，接收该延迟的核心输出信号并输出该第二下拉控制信号； ー电平转换器，接收该核心输出信号，并输出一转换输出信号； 该传输门，包括一第一控制端接收该转换输出信号以及ー第二控制端连接至该输出垫；以及 该瞬时路径，包括一控制端接收该延迟的核心输出信号。
9.根据权利要求8所述的ニ级式后端驱动器，其中该瞬时路径包括一第一P型晶体管与一第二 P型晶体管，第一 P型晶体管的一栅极连接至该第一电源电压且该第二 P型晶体管的一栅极即为该控制端接收该转换输出信号，而该第一 P型晶体管与该第二 P型晶体管串接于该输出垫以及该第一N型晶体管的该栅极之间。
10.根据权利要求8所述的ニ级式后端驱动器，其中该传输门包括一第三P型晶体管以及一第三N型晶体管，该第三P型晶体管的一源极与该第三N型晶体管的ー漏极相互连接并成为该输入端连接至该第一电源电压，该第三P型晶体管的一漏极与该第三N型晶体管的一源极相互连接并成为该输出端连接至该第一 P型晶体管的该栅扱，该第三N型晶体管的ー栅极为该第一控制端接收该转换输出信号，以及该第三P型晶体管的ー栅极为该第二控制端连接至该输出垫。
11.一种ニ级式后端驱动器，接收ー核心输出信号并产生一垫输出信号至一输出垫，该核心输出信号操作于ー第一电源电压与ー接地电压之间，该垫输出信号操作于ー第二电源电压与一接地电压之间，包括 ー控制电路，接收该核心输出信号与该垫输出信号，井根据该核心输出信号产生ー第一上拉控制信号、一第二上拉控制信号、一第一下拉控制信号、与一第二下拉控制信号； 一上拉单元，包括一第一 P型晶体管与一第二 P型晶体管，其中，该第二 P型晶体管的一源极连接至该第二电源电压，该第二 P型晶体管的ー栅极接收该第二上拉控制信号，该第二 P型晶体管的一漏极连接至该第一 P型晶体管的一源极，该第一 P型晶体管的ー栅极接收该第一上拉控制信号，该第一 P型晶体管的一漏极连接至该输出垫；以及 一下拉单元，包括一第一 N型晶体管与一第ニ N型晶体管，其中，该第二 N型晶体管的一源极连接至该接地电压，该第二 N型晶体管的ー栅极接收该第二下拉控制信号，该第二 N型晶体管的一漏极连接至该第一 N型晶体管的一源扱，该第一 N型晶体管的ー栅极接收该第一下拉控制信号，该第一 N型晶体管的一漏极连接至该输出垫； 其中，于该垫输出信号由一低电平转换为一高电平之后的一第一瞬时区间，该控制电路将该垫输出信号作为该第一上拉控制信号，于该第一瞬时区间之后的一第一稳态区间，该控制电路将一固定电压作为该第一上拉控制信号；以及，于该垫输出信号由一高电平转换为ー低电平之后的一第二瞬时区间，该控制电路将该垫输出信号作为该第一下拉控制信号，于该第二瞬时区间之后的一第二稳态区间，该控制电路将该固定电压作为该第一下拉控制信号。
全文摘要
本发明为一种二级式后端驱动器。其下拉单元中的一第一N型晶体管栅极与一上拉单元中的第一P型晶体管栅极皆连接至一输出垫。而本发明的二级式后端驱动器还提供一控制电路以控制该第一N型晶体管N1与第一P型晶体管P1，使得该上拉单元或者该下拉单元启动时，该第一N型晶体管N1与第一P型晶体管P1的漏极与源极之间的电压差不会超过一耐压值。
文档编号H03K19/003GK102655409SQ201110304720
公开日2012年9月5日 申请日期2011年10月10日 优先权日2011年3月2日
发明者王文泰, 黄朝岩 申请人:创意电子股份有限公司, 台湾积体电路制造股份有限公司