专利名称：相位内插电路的制作方法
技术领域：
本发明是有关于一种相位内插电路，且特别是有关于一种用以产生工作周期为50%的差动输出信号的相位内插电路。
背景技术：
现有高速传输的介面模块(例如USB 3. O介面模块)通常设有一时钟脉冲数据恢复电路(clock and data recovery circuit),以将带有噪声成份的信号予以还原。其中，相位内插电路(phase interpolation circuit)又是构成时钟脉冲数据恢复电路的核心电路。因此,如何改进相位内插电路以提升时钟脉冲数据恢复电路的整体性能已成为一
重要课题。—般来说,相位内插电路可采用电流式逻辑(current mode logic)来组成，以符合高速传输的需求。然而，以电流式逻辑为主的相位内插电路却包括以下的缺点1线性度容易受到寄生电容和前级电路负载的影响，进而导致输出信号的工作周期(duty cycle)有很大的变化，尤其是在工艺偏移的影响下，更是明显；2不利于在低电压的操作，进而导致操作区间范围有限。因此，如何调整输出信号的工作周期或是有利于低电压的操作，已是相位内插电路在设计上所欲解决的问题。
发明内容
本发明提供一种相位内插电路，通过工作周期修正器来调整差动输出信号的工作周期。由此，将可解决在工艺偏移的影响下，差动输出信号的工作周期容易剧烈变化的情况。本发明提出一种相位内插电路，包括—第一复用器(multiplexer),接收多个偶次项信号；—第二复用器，接收多个奇次项信号；一内插器，通过该第一复用器接收由所述偶次项信号的其一所构成的一第一参考信号，并通过该第二复用器接收由所述奇次项信号的其一所构成的一第二参考信号，且该内插器依据一数字控制信号将该第一参考信号与该第二参考信号之间的相位差划分成多个子相位，并选择所述子相位的其一以产生一差动输入信号；以及—工作周期修正器(duty-cycle repeater),调整该差动输入信号的工作周期，以产生工作周期为50%的一差动输出信号。换言之，本发明提出一种相位内插电路，包括第一复用器、第二复用器、内插器以及工作周期修正器。其中，第一复用器接收多个偶次项信号。第二复用器接收多个奇次项信号。内插器通过第一复用器接收由这些偶次项信号的其一所构成的第一参考信号，并通过第二复用器接收由这些奇次项信号的其一所构成的第二参考信号。此外，内插器依据数字控制信号将第一参考信号与第二参考信号之间的相位差划分成多个子相位，并依据后级的工作周期修正器的需求来提供较细的相位信号。工作周期修正器调整差动输入信号的工作周期，以产生工作周期为50%的差动输出信号。在本发明的一实施例中，上述的第一复用器从这些偶次项信号中选出互为补码的两个偶次项信号，且内插器从所选出的两偶次项信号中择一作为第一参考信号。此外，第二复用器从这些奇次项信号中选出互为补码的两个奇次项信号，且内插器从所选出的两奇次项信号中择一作为第二参考信号。在本发明的一实施例中，上述的内插器包括偏压产生单元、电流源、负载单元以及输入单元。其中，偏压产生单元依据数字控制信号产生多个第一偏压，并依据数字控制信号的补码产生多个第二偏压。电流源接收这些第一偏压与这些第二偏压，并据以产生第一电流与第二电流。输入单元电性连接在负载单元与电流源之间，并依据第一参考信号与第二参考信号切换第一电流与第二电流导通至负载单元的路径，以产生差动输入信号。基于上述，本发明是通过工作周期修正器来调整差动输出信号的工作周期，进而避免差动输出信号的工作周期因应工艺偏移的影响而产生剧烈的变化。此外，本发明的内插器中的偏压产生单元独立设置在负载单元、输入单元以及电流源所形成的叠接架构之夕卜。由此，内插器将有利于低电压的操作，进而提升相位内插电路的应用范围。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
图1为依据本发明的一实施例的相位内插电路的方块示意图。图2为依据本发明的一实施例的内插器的电路图。图3为依据本发明的一实施例的工作周期修正器的电路图。图4为依据本发明的一实施例的相位混合器的电路图。主要元件符号说明100:相位内插电路110、120:复用器130:内插器140 :工作周期修正器PO P7 :相位信号CK1、CKIB :用以构成差动输入信号的两输入信号CKO、CKOB :用以构成差动输出信号的两输出信号210 :偏压产生单元220 电流源230 :负载单元240 :输入单元VD 电源电压VT1、VT2:固定电压MPll ΜΡ1η、ΜΡ21 MP2n、MP31 MP3n、MP41 MP4n、MP5 MPll P 型晶体管MNll MNln、MN21 MN2n、MN3 MN9 N 型晶体管
PO、Pl:参考信号/PO、/Pl :参考信号的反相信号b0 bn :数字控制信号/bO /bn :数字控制信号的补码VAO VAn、VBO VBn :偏压I1、12:电流311 314 :相位混合器321 324、420 :反相器/CKIB、/CK1:反相输入信号410 :延迟元件。
具体实施例方式图1为依据本发明的一实施例的相位内插电路的方块示意图。参照图1,相位内插电路100包括复用器110、复用器120、内插器130以及工作周期修正器(duty-cyclerepeater) 140。其中，相位内插电路100可应用在时钟脉冲数据恢复电路中，尤其是针对高速传输的介面模块(例如:USB 3. O介面模块)中的时钟脉冲数据恢复电路。请继续参照图1，复用器110与复用器120分别接收多个相位信号。举例来说，在一较佳实施例中，通过将360度均分为8等分，以取得8个相位信号PO P7，亦即0°、45°、
90。、135。.....315。。其中，所述8个相位信号PO P7各自相差45度。此外，相位信
号PO、P2、P4、P6分别是45度的基础相位的偶数倍，因此相位信号PO、P2、P4、P6又可视为多个偶次项(even order)信号。再者，相位信号P1、P3、P5、P7则分别是45度的基础相位的奇数倍，因此相位信号P1、P3、P5、P7又可视为多个奇次项(odd order)信号。在较佳实施例中，复用器110接收4个相位信号？012、？4、？6，亦即4个偶次项信号P0、P2、P4、P6。此外，复用器120接收4个相位信号P1、P3、P5、P7，亦即4个奇次项信号P1、P3、P5、P7。换言之，为了便于相位的控制，本实施例是采用奇偶分开的方式来分配两复用器所接收的相位信号，例如复用器110是接收偶次项(P0、P2、P4、P6)的相位信号(亦即偶次项信号)，且复用器120是接收奇次项(P1、P3、P5、P7)的相位信号(亦即奇次项信号)。复用器110与复用器120会各自选出两相位信号来予以输出。例如，在本实施例中，复用器110可从相位信号PO、P2、P4、P6中选出互为补码的两相位信号PO与相位信号P2，且复用器120可从相位信号PU P3、P5、P7中选出互为补码的两相位信号Pl与相位信号P3。此外，内插器130会从来自复用器110的两相位信号PO与P2中择一作为一参考信号(例如相位信号PO)，并从来自复用器120的两相位信号Pl与P3中择一作为另一参考信号(例如相位信号Pl)。换言之，内插器130可通过复用器110接收由相位信号P0、P2、P4、P6(即，偶次项信号)的其一所构成的的一参考信号(例如相位信号PO)，并通过复用器120接收由相位信号P1、P3、P5、P7(即，奇次项信号)的其一所构成的一参考信号(例如相位信号P1)。在选取信号的动作完毕之后，相位内插电路100即将所选取出的参考信号传递至相位内插器130，以进行相位分割的动作。在此，内插器130会依据一数字控制信号将两参考信号之间的相位差划分成多个子相位，并选择所述多个子相位的其一以产生一差动输入信号。如此一来，内插器130可在两参考信号之间划分出多个子相位。此外，通过复用器110与120的切换，内插器130可接收到由不同相位信号所构成的两参考信号，进而产生更多不同的子相位。此外，在本实施例中，内插器130是以差动输入的方式来分别接收两参考信号，并以差动输出的方式来产生一差动输入信号。因此，本实施例的差动输入信号是由输入信号CKI与输入信号CKIB所构成。另一方面，工作周期修正器140会调整差动输入信号的工作周期，并据以产生工作周期为50%的差动输出信号，其中差动输出信号是由输出信号CKO与输出信号CKOB所构成。换言之，相位内插电路100可以通过工作周期修正器140来调整差动输出信号的工作周期，进而解决在工艺偏移的影响下，差动输出信号的工作周期容易剧烈变化的情况。为了致使本领域具有通常知识者能更了解本发明，以下将针对内插器130与工作周期修正器140的细部结构进行说明。图2为依据本发明的一实施例的内插器的电路图。参照图2，内插器130包括偏压产生单元210、电流源220、负载单元230以及输入单元240。在此，假设内插器130所接收的两参考信号为相位信号PO与相位信号P1，且为了说明方便起见，以下将两参考信号标示为PO与P1。此外，内插器130所接收的数字控制信号表示为{bn，. . .，bl，bO}，且数字控制信号的补码为{/bn, . . . , /bl, /bO}。如图2所示，偏压产生单元210会依据数字控制信号{bn，...，bl，b0}产生多个偏压VAO VAn，并依据数字控制信号的补码{/bn，. . .,/bl, /bO}产生多个偏压VBO VBn。电流源220将接收偏压VAO VAn与VBO VBn，并据以产生电流Il与电流12。此外，输入单元230电性连接在负载单元240与电流源220之间，并依据参考信号PO与Pl切换电流Il与12导通至负载单元240的路径。由此，输入单元230将可产生由输入信号CKI与CKIB所构成的差动输入信号。值得一提的是，就内插器130的电路结构来看，负载单元240、输入单元230以及电流源220相互叠接在一起，进而形成堆叠成3层的叠接架构，而偏压产生单元210则独立设置在此叠接架构之外。且知，倘若所堆叠的层数越高，电路所需的电源电压也就越大。因此，与传统的内插器相较之下，由于传统的内插器具有堆叠成4层以上的叠接架构，因此本实施例的内插器130不但有利于低电压的操作，更因减少寄生电容的效应，故于高速操作环境下亦可有较佳的效能。更进一步来看，电流源220包括N型晶体管丽11 丽In以及N型晶体管丽21 丽2n。其中，N型晶体管丽11 丽In与丽21 丽2n的漏极皆电性连接输入单元230，且N型晶体管丽11 丽In与丽21 丽2n的源极皆电性连接至接地端。此外，N型晶体管丽11 丽In与N型晶体管丽21 丽2n受控于偏压产生单元210所产生的偏压VAO VAn与VBO VBn，以调整电流Il与12的大小。输入单元230包括N型晶体管丽3 MN6。其中，N型晶体管丽3 MN6的漏极皆电性连接负载单元240。此外，N型晶体管丽3与MN4的源极皆电性连接N型晶体管丽11 丽In的漏极，且N型晶体管丽5与MN6的源极皆电性连接N型晶体管丽21 丽2n的漏极。在此，N型晶体管MN3与MN4形成一差动输入对，并分别利用其栅极接收参考信号PO与参考信号PO的反相信号/PO。相似地，N型晶体管丽5与MN6形成另一差动输入对，并分别利用其栅极接收参考信号Pl与参考信号Pl的反相信号/Pi。负载单元240包括P型晶体管MP5 MP8。其中，P型晶体管MP5 MP8的I源极皆接收电源电压VD。此外，P型晶体管MP6的栅极电性连接其漏极，且P型晶体管MP8的栅极电性连接其漏极，以各自形成二极管的连接架构。再者，P型晶体管MP5与P型晶体管MP6于电性上相互并接，且P型晶体管MP5的栅极接收固定电压VT2。相似地，P型晶体管MP7与P型晶体管MP8于电性上相互并接，且P型晶体管MP7的栅极接收固定电压VT2。由此，两两并接的P型晶体管将可提供较佳的线性度与抗噪声能力。 偏压产生单元210包括P型晶体管MPll MPln、P型晶体管MP21 MP2n、P型晶体管MP31 MP3n以及P型晶体管MP41 MP4n。其中，P型晶体管MPll的源极接收电源电压VD，P型晶体管MPll的栅极接收数字控制信号中的位b0，且P型晶体管MPll的漏极电性连接电流源220中的N型晶体管丽I的栅极。此外，P型晶体管MP21的源极电性连接P型晶体管MPll的漏极，P型晶体管MP21的栅极接收固定电压VT1，且P型晶体管MP21的漏极电性连接至接地端。以此类推，P型晶体管MP12 MPln与P型晶体管MP22 MP2n之间的连接架构。此夕卜，P型晶体管MP31 MP3n与P型晶体管MP41 MP4n之间的连接架构，与P型晶体管MPll MPln与P型晶体管MP21 MP2n之间的连接架构相似。而两者最大不同之处在于，P型晶体管MPll MPln的栅极是接收数字控制信号{bn，. . .，bl，bO}，而P型晶体管MP31 MP3n的栅极则是接收数字控制信号的补码{/bn，. . .，/bl，/bO}。因此，在实际操作上，P型晶体管MPll MPln的导通状态刚好与P型晶体管MP31 MP3n的导通状态相反。总观来看，内插器130是采用差动输入与差动输出的架构，因此各个单元内皆具有相似的架构来接收或是产生反相信号。此外，内插器130所进行的相位内插可利用式I所示的基本运算式来表示
权利要求
1.一种相位内插电路，包括 一第一复用器，接收多个偶次项信号； 一第二复用器，接收多个奇次项信号； 一内插器，通过该第一复用器接收由所述偶次项信号的其一所构成的一第一参考信号，并通过该第二复用器接收由所述奇次项信号的其一所构成的一第二参考信号，且该内插器依据一数字控制信号将该第一参考信号与该第二参考信号之间的相位差划分成多个子相位，并选择所述子相位的其一以产生一差动输入信号；以及 一工作周期修正器，调整该差动输入信号的工作周期，以产生工作周期为50%的一差动输出信号。
2.根据权利要求1所述的相位内插电路，其中该第一复用器从所述偶次项信号中选出两偶次项信号，且该内插器从所选出的两偶次项信号中择一作为该第一参考信号，该第二复用器从所述奇次项信号中选出两奇次项信号，且该内插器从所选出的该两奇次项信号中择一作为该第二参考信号。
3.根据权利要求1所述的相位内插电路,其中该内插器包括 一偏压产生单元，依据该数字控制信号产生多个第一偏压，并依据该数字控制信号的补码产生多个第二偏压； 一电流源，接收所述第一偏压与所述第二偏压，并据以产生一第一电流与一第二电流； 一负载单元；以及 一输入单元，电性连接在该负载单元与该电流源之间，并依据该第一参考信号与该第二参考信号切换该第一电流与该第二电流导通至该负载单元的路径，以产生该差动输入信号。
4.根据权利要求3所述的相位内插电路，其中该偏压产生单元包括 多个第一 P型晶体管，其中所述第一 P型晶体管的源极接收一电源电压，所述第一 P型晶体管的栅极接收该数字控制信号，所述第一 P型晶体管的漏极产生所述第一偏压； 多个第二 P型晶体管，其中所述第二 P型晶体管的源极电性连接所述第一 P型晶体管的漏极，所述第二P型晶体管的栅极接收一第一固定电压，所述第二P型晶体管的漏极电性连接至一接地端； 多个第三P型晶体管，其中所述第三P型晶体管的源极接收该电源电压，所述第三P型晶体管的栅极接收该数字控制信号的补码，所述第三P型晶体管的漏极产生所述第二偏压；以及 多个第四P型晶体管，其中所述第四P型晶体管的源极电性连接所述第三P型晶体管的漏极，所述第四P型晶体管的栅极接收该第一固定电压，所述第四P型晶体管的漏极电性连接至该接地端。
5.根据权利要求4所述的相位内插电路，其中该电流源包括 多个第一 N型晶体管，其中所述第一 N型晶体管的漏极电性连接该输入单元，所述第一N型晶体管的栅极电性连接所述第一 P型晶体管的漏极，所述第一 N型晶体管的源极电性连接至该接地端；以及 多个第二 N型晶体管，其中所述第二 N型晶体管的漏极电性连接该输入单元，所述第二N型晶体管的栅极电性连接所述第三P型晶体管的漏极，所述第二 N型晶体管的源极电性连接至该接地端。
6.根据权利要求5所述的相位内插电路，其中该输入单元包括 一第三N型晶体管，其中该第三N型晶体管的漏极电性连接该负载单元，该第三N型晶体管的栅极接收该第一参考信号，该第三N型晶体管的源极电性连接所述第一 N型晶体管的漏极； 一第四N型晶体管，其中该第四N型晶体管的漏极电性连接该负载单元，该第四N型晶体管的栅极接收该第一参考信号的反相信号，该第四N型晶体管的源极电性连接所述第一N型晶体管的漏极； 一第五N型晶体管，其中该第五N型晶体管的漏极电性连接该负载单元，该第五N型晶体管的栅极接收该第二参考信号，该第五N型晶体管的源极电性连接所述第二 N型晶体管的漏极；以及 一第六N型晶体管，其中该第六N型晶体管的漏极电性连接该负载单元,该第六N型晶体管的栅极接收该第二参考信号的反相信号，该第六N型晶体管的源极电性连接所述第二N型晶体管的漏极。
7.根据权利要求6所述的相位内插电路，其中该负载单元包括 一第五P型晶体管，其中该第五P型晶体管的源极接收该电源电压，该第五P型晶体管的栅极接收一第二固定电压，该第五P型晶体管的漏极电性连接该第三N型晶体管的漏极与该第五N型晶体管的漏极； 一第六P型晶体管，其中该第六P型晶体管的源极接收该电源电压，该第六P型晶体管的栅极电性连接该第六P型晶体管的漏极以及该第五P型晶体管的漏极； 一第七P型晶体管，其中该第七P型晶体管的源极接收该电源电压，该第七P型晶体管的栅极接收该第二固定电压，该第七P型晶体管的漏极电性连接该第四N型晶体管的漏极与该第六N型晶体管的漏极；以及 一第八P型晶体管，其中该第八P型晶体管的源极接收该电源电压，该第八P型晶体管的栅极电性连接该第八P型晶体管的漏极以及该第七P型晶体管的漏极。
8.根据权利要求1所述的相位内插电路，其中该差动输入信号包括一第一输入信号与一第二输入信号，该差动输出信号包括一第一输出信号与一第二输出信号，且该工作周期修正器包括 一第一相位混合器，将该第一输入信号予以反相，并调整反相后的该第一输入信号的工作周期； 一第一反相器，将该第二输入信号予以反相，以产生一第一反相输入信号； 一第二相位混合器，将该第一反相输入信号予以反相，并调整反相后的该第一反相输入信号的工作周期； 一第二反相器，电性连接该第一相位混合器与该第二相位混合器，且该第二反相器将该第一相位混合器与该第二相位混合器所产生的信号予以反相，并据以产生该第一差动输出信号； 一第三相位混合器,将该第二输入信号予以反相，并调整反相后的该第二输入信号的工作周期；一第三反相器，将该第一输入信号予以反相，以产生一第二反相输入信号； 一第四相位混合器，将该第二反相输入信号予以反相，并调整反相后的该第二反相输入信号的工作周期；以及 一第四反相器，电性连接该第三相位混合器与该第四相位混合器，且该第四反相器将该第三相位混合器与该第四相位混合器所产生的信号予以反相，并据以产生该第二差动输出信号。
9.根据权利要求8所述的相位内插电路，其中该第一相位混合器包括 一第九P型晶体管，其中该第九P型晶体管的源极接收一电源电压，该第九P型晶体管的栅极电性连接至一接地端； 一第十P型晶体管，其中该第十P型晶体管的源极接收该电源电压，该第十P型晶体管的漏极电性连接该九P型晶体管的漏极； 一第十一 P型晶体管，其中该第十一 P型晶体管的源极电性连接该第十P型晶体管的漏极，该第十一 P型晶体管的栅极接收该第一输入信号，该第十一 P型晶体管的漏极电性连接该第二反相器； 一第七N型晶体管，其中该第七N型晶体管的漏极电性连接该第十一 P型晶体管的漏极，该第七N型晶体管的栅极接收该第一输入信号； 一第八N型晶体管，其中该第八N型晶体管的漏极电性连接该第七N型晶体管的源极，该第八N型晶体管的栅极接收该电源电压，该第八N型晶体管的漏极电性连接至该接地端; 一第九N型晶体管，其中该第九N型晶体管的漏极电性连接该第七N型晶体管的源极，该第九N型晶体管的栅极电性连接该第十P型晶体管的栅极，该九N型晶体管的漏极电性连接至该接地端； 一延迟元件，用以延迟该第一输入信号；以及 一第五反相器，将延迟后的该第一输入信号予以反相，并输出信号至该第九N型晶体管的栅极与该第十P型晶体管的栅极。
全文摘要
一种相位内插电路，包括第一复用器、第二复用器、内插器以及工作周期修正器。第一复用器接收多个偶次项信号。第二复用器接收多个奇次项信号。内插器通过第一复用器接收由所述多个偶次项信号的其一所构成的第一参考信号，并通过第二复用器接收由所述多个奇次项信号所构成的第二参考信号。此外，内插器依据数字控制信号将第一参考信号与第二参考信号之间的相位差划分成多个子相位，并选择所述多个子相位的其一以产生差动输入信号。工作周期修正器调整差动输入信号的工作周期，以产生工作周期为50％的差动输出信号。
文档编号H03K5/13GK103036535SQ20111030407
公开日2013年4月10日 申请日期2011年9月29日 优先权日2011年9月29日
发明者黄辰玮 申请人:凌阳科技股份有限公司