专利名称：自适应感应设计的制作方法
技术领域：
本披露涉及自适应感应设计。
背景技术：
感应电路通常具有两种模式自定时模式(self-timed mode)和基于时钟模式。在自定时模式下，参考时钟(例如，时钟CLK)边沿(例如，上升边沿)基于延迟时间生成字线(例如，字线WL)的脉冲宽度。例如，在时间TCLKR从时钟CLK的上升边沿时间延迟TWLR之后，生成字线WL的上升边沿，并且从时间TCLKR在时间延迟TWLF之后，生成字线WL的下降边沿。实际上，字线WL具有持续时间为TWLF-TWLR的脉冲宽度。类似地，从时间TCLKR在延迟时间TSAER之后，生成信号SAE的上升边沿，并且从 时间TCLKR在延迟时间TSEAF之后，生成信号SAE的下降边沿。结果，信号SAE具有持续时间为TSAEF-TSAER的脉冲宽度。换句话说，字线WL和信号SAE的上升边沿和下降边沿由时钟CLK的上升边沿触发，并且字线WL和信号SAE的脉冲宽度由内部自复位电路确定，其中，内部自复位电路对工艺、电压、以及温度(PVT)变化非常敏感。而且，由于半导体制造处理改变导致自定时模式变得很难很好地跟踪PVT处理变化。另外，由于自定时模式取决于时钟频率，当故障发生时，很难进行调试，并且不准确延迟时间模型(例如，用于时间TWLR、TffLF, TSAER、TSAEL等)可能导致频率无关故障。在基于时钟模式下，字线WL的上升边沿由时钟CLK的上升边沿触发，同时字线WL的下降边沿由时钟CLK的下降边沿触发。结果，由于字线(例如，高)在低频被激活较长一段时期，基于时钟模式在较低频率消耗很大功率。另一方面，信号SAE的上升边沿由时钟CLK的下降边沿触发，同时信号SAE的下降边沿在随后周期内由时钟CLK的上升边沿触发。由于使用两个时钟周期的触发机制，生成信号SAE的系统没有效率。在使用自定时模式和基于时钟模式的一些方法中，使用手动开关在自定时模式和基于时钟模式之间切换，这变得复杂并且需要人的介入。例如，当时钟频率改变(例如，从较高频率到较低频率)，用户应该需要关掉时钟，改变时钟设定，并且再次接通时钟。
发明内容
根据本发明的一个方面提供一种方法，该方法包括接收具有时钟脉冲宽度持续时间的时钟信号；接收延迟时间；确定所述时钟脉冲宽度持续时间和所述延迟时间之间的第一关系和第二关系；以及生成新时钟，所述新时钟具有由所述第一关系和所述延迟时间确定的第一新时钟脉冲宽度持续时间以及由所述第二关系和所述时钟脉冲宽度持续时间确定的第二新时钟脉冲宽度持续时间；其中，基于所述第一关系和所述第二关系，所述第一新时钟脉冲宽度持续时间和所述第二新时钟脉冲宽度持续时间之间的切换是自动的。优选地，当所述时钟脉冲宽度持续时间大于所述延迟时间时，所述第一新时钟脉冲宽度持续时间与所述延迟时间相同；以及当所述时钟脉冲宽度持续时间小于所述延迟时间时，所述第二新时钟脉冲宽度延迟时间与所述第一时钟持续时间相同。
优选地，生成所述新时钟包括在所述延迟时间之后使所述时钟反相，以形成被延迟的反相时钟；以及执行所述时钟和被延迟的反相时钟之间的逻辑AND。优选地，该方法进一步包括生成具有所述新时钟脉冲宽度的图像的字线，用于存储器阵列中。优选地，该方法进一步包括通过以下步骤生成感应放大器控制信号使所述新时钟反相，以形成反相新时钟；在第二延迟时间之后使所述反相新时钟反相，以形成被延迟反相的反相新时钟；以及执行所述反相新时钟和所述被延迟反相的反相新时钟之间的逻辑AND函数。优选地，选择所述第二延迟时间，使得感应放大器具有足够的时间将差分信号放大为全摆幅信号。优选地，该方法进一步包括生成位线预充电信号，其为所述新时钟的图像。·优选地，该方法进一步包括通过以下步骤生成感应放大器复位信号生成位线预充电信号，其具有所述新时钟的图像；生成感应放大器控制信号；以及执行所述位线预充电信号和所述感应放大器控制信号之间的逻辑OR函数；其中，生成所述感应放大器控制信号包括使所述新时钟反相，以形成反相新时钟；在第二延迟时间之后使所述反相新时钟反相，以形成被延迟反相的反相新时钟；以及执行所述反相新时钟和所述被延迟反相的反相新时钟之间的逻辑AND函数。优选地，该方法进一步包括选择所述延迟时间，以满足指定位线分裂的要求。根据本发明的另一方面提供一种电路，该电路包括时钟生成电路，被配置成接收时钟延迟时间和具有时钟脉冲宽度的时钟，并且生成新时钟，所述新时钟具有基于所述时钟脉冲宽度和所述延迟时间之间的第一关系和第二关系的新时钟脉冲宽度；所述新时钟脉冲宽度具有基于所述延迟时间和所述第一关系的第一脉冲宽度以及基于所述时钟脉冲宽度和所述第二关系的第二脉冲宽度；字线生成电路，被配置成接收所述新时钟并且生成具有所述新时钟的图像的字线；以及感应放大器控制信号生成电路，被配置成接收所述新时钟和信号延迟时间，以生成用于控制感应放大器的感应放大器控制信号。优选地，所述感应放大器控制信号具有持续时间为所述信号延迟时间的脉冲宽度。优选地，所述时钟生成电路包括延迟反相电路，被配置成在所述延迟时间之后使所述时钟反相，以生成第二时钟；以及AND门，被配置成接收所述时钟和所述第二时钟，以生成所述新时钟。优选地，所述感应放大器控制信号生成电路包括反相电路，被配置成接收所述新时钟的反相和所述信号延迟时间，以基于所述新时钟的所述反相和所述信号延迟时间生成第二时钟；以及AND门，被配置成接收所述第二时钟和所述新时钟的反相，以形成所述感应放大器控制信号。优选地，该电路进一步包括信号生成电路，被配置成接收所述新时钟并且生成具有所述新时钟的图像的位线预充电信号。优选地，该电路进一步包括信号生成电路，被配置成接收所述新时钟并且生成感应放大器复位信号，所述感应放大器复位信号具有由所述感应放大器控制信号和具有所述新时钟的图像的位线预充电信号的OR操作得到的复位脉冲宽度。
优选地，所述时钟延迟时间足以使位线分裂加强到指定值。根据本发明的再一方面，提供一种方法，该方法包括接收具有时钟脉冲宽度持续时间的时钟信号；接收时钟延迟时间；确定所述时钟脉冲宽度持续时间和所述延迟时间之间的第一关系和第二关系；生成新时钟，所述新时钟具有由所述第一关系和所述延迟时间确定的第一新时钟脉冲宽度持续时间以及由所述第二关系和所述时钟脉冲宽度持续时间确定的第二新时钟脉冲宽度持续时间；接收信号延迟时间；以及生成由所述新时钟的边沿触发并且具有所述信号延迟时间的脉冲宽度持续时间的控制信号。优选地，基于所述第一关系和所述第二关系，所述第一新时钟脉冲宽度持续时间和所述第二新时钟脉冲宽度持续时间之间的切换是自动的。优选地，该方法进一步包括基于用于加强位线分裂的第一要求选择所述时钟延迟时间并且基于用于放大所述位线分裂的要求选择所述信号延迟时间。
优选地，该方法进一步包括生成具有所述新时钟的图像的字线。
在以下附图和描述中阐述本披露的一个或多个实施例的详情。其他特征和优点将从说明书、附图和权利要求变得明显。图I是根据一些实施例的示意性SRAM结构的示意图。图2是根据一些实施例的用于在图I的结构中生成时钟NCLK的电路的示意图。图3和图4是示出根据一些实施例的电路200的操作的波形图。图5是根据一些其他实施例的用于生成时钟NCLK的电路的示意图。图6是根据一些实施例的用于生成图2中的电路的信号SAE的示意性电路的示意图。图7是示出当图2中的时钟CLK的脉冲宽度小于延迟时间时如何生成多种信号的波形图。图8是示出当图2中的时钟CLK的脉冲宽度大于延迟时间时如何生成多种信号的波形图。图9是示出根据一些实施例的图2中的SRAM的操作的流程图。多个附图中的类似参考标号表示类似元件。
具体实施例方式使用特定语言披露附图中所示的实施例或实例。然而，将明白，实施例和实例不用于限制本发明。本领域技术人员很容易想到所披露实施例中的任何改变和修改以及本文档中披露的原理的任何进一步应用。贯穿实施例，可以重复使用参考标号，但是不要求一个实施例的特征应用至另一实施例，即使它们共享相同的参考标号。一些实施例具有以下特征和/优点中的一个或结合。SRAM以较高频率在高性能模式下操作，这降低了 PVT灵敏度。相反,SRAM以较低频率在节电(power saving)模式下操作，以降低功率消耗。高性能模式和节电模式之间的切换是自动的，即，不需要人工干涉。典型电路图I是根据一些实施例的典型SRAM结构100的示意图。
时钟发生器CLKGen被配置成接收输入时钟CLK和延迟时间(例如，延迟时间TDLY)以生成新时钟(例如时钟NCLK)。在一些实施例中，时钟CLK由使用SRAM 100的系统提供。时钟CLK通常被称为系统时钟。在一些实施例中，SRAM 100在至少两种模式下操作，高性能模式和节电模式。例如，如果时钟CLK的脉冲宽度(例如，脉冲宽度WCLK)(如图3所示)小于时间TDLY，则电路100在节电模式下操作。但是，如果脉冲宽度WCLK大于延迟时间TDLY，则电路100在高性能模式下操作。而且，高性能模式和节电模式之间的切换是自动的(例如，自适应)。例如，当存储单元MC(例如，存储器MC[i])被选择用于读取时，时钟NCLK和相应字线WL (例如，字线MC [i])以及信号SAE被生成用于感应放大器SA (senseamplifier，读出放大器)正常地作用。对于另外的实例，由于脉冲宽度WCLK小于延迟时间TDLY, SRAM 100在节电模式下操作。但是当环境改变，例如对于高要求能量模式，SRAM 100的操作电压增加时，根据一些实施例，脉冲宽度WCLK增加，使得脉冲宽度WCLK大于延迟时间TDLY，SRAM 100基于时钟NCLK、信号WL[i]和信号SAE如何生成的性质自动地切换至高 性能模式。如果环境再次改变，使得WCLK小于延迟时间TDLY JIJsram ioo自动地切换至节电模式等。对于将被读取的相应存储单元MC，解码器D⑶R基于地址Addr从η个字线WL[I]至WL[n]选择相应字线WL。在一些实施例中，所选字线约与时钟NCLK相同(例如，具有与时钟NCLK相同的图像)。例如，解码器D⑶R将时钟NCLK转移(例如，通过)至所选字线。对于另一实例，如果选择读取字线WL[1]，则字线WL[1]具有与时钟NCLK相同的波形(例如，相同图像)。如果选择读取字线WL [2]，则字线WL [2]具有与时钟NCLK相同的波形等。解码器DCDR可以被称为字线生成电路。一对位线BL和BLB发送表示将为所选存储单元MC读取的数据的数据。例如，在为所选存储单元MC读取数据之前，对应于将被读取的存储单元MC的位线BL和BLB被预充电至高。然后，存储在将被读取的所选存储单元MC中的数据导致将被加强(develop)的位线BL和BLB (例如，位线分裂)之间的差分信号。在充分形成位线分裂之后，感应放大器SA被调用以感应数据，即，提供反映存储在存储单元MC中的数据的数据。在一些实施例中，如果没有足够的位线分裂，则感应将会失败。因此，选择延迟时间TDLY，使得位线分裂具有足够的时间来加强并且对于感应放大器SA适当地起作用。例如，基于用于指定技术的DIFF_BL_BLB(未标记)的位线分裂，计算相应时间TDLY。位线分裂DIFF_BL_BLB随着技术而改变，并且在一些实施例中约为100mV。控制信号生成电路SAEGen接收时钟NCLK和延迟时间TDSAE作为输入并且生成由感应放大器SA使用的信号SAE，其将参考图6进行详细描述。激活时的信号SAE能够使感应放大器SA感应数据。例如，当用于所选存储单元MC的位线BL和BLB之间的差分信号充分加强时，信号SAE被激活(例如，转换为高)用于感应放大器SA感应数据。当感应完成时(例如，当感应放大器SA的数据输出(例如，数据Sout)通过锁存器Ltch被锁存时)，使信号SAE无效(例如，转换为低)。生成信号SAE，使得与用于相应存储单元MC的所选字线WL 一起，电路100在高性能模式和节电模式之间自动地切换。从而，锁存电路Ltch锁存将被处理的数据Sout，以反应从所选存储单元MC读取的数据。信号生成电路SigGen将时钟NCLK接收为输入并且生成信号BL_PRECH和SAE_RSET。在一些实施例中，信号BL_PRECH表示与将被读取的所选存储器单元MC相关的一对位线BL和BLB是否处于预充电模式。例如，在一些实施例中，在预充电期间，信号BL_PRECH为低，并且当位线BL和BLB之间的差异被加强时为高。在一些实施例中，信号SA_RSET表示感应放大器SA是否处于复位模式。例如,在一些实施例中，信号SA_RSET为低表感应放大器SA处于复位模式,并且信号SA_RSET为高表不感应放大器SA不处于复位模式,例如，处于等待感应模式或者处于感应模式。
在图I中，字线WL被示出对应于一个存储单元MC用于说明。然而，根据一些实施例，字线WL对应于同一行中的多个存储单元。而且，在图I中，SRAM被用于说明，多种实施例不用于限制。时钟NCLK、字线WL、信号SAE等可以被用于感应多种不同电路。时钟生成电路和波形图2是示出根据一些实施例的生成时钟NCLK的电路CLKGen的实例的电路200的示意图。电路DCLK基于时钟CLK和延迟时间TDLY生成时钟CLKB，使得时钟CLKB为延迟了延迟时间TDLY的时钟CLK的反相。换句话说，在一个时钟周期内，时钟CLKB从时钟CLK的上升边沿并且在延迟时间TDLY内具有与时钟CLK相同的波形，并且在延迟时间TDLY之后为时钟CLK的反相逻辑。时钟NCLK为通过AND门AN的时钟CLK和时钟CLKB的AND函数的结果。图3是示出根据一些实施例的电路200的操作的波形图。脉冲宽度WCLK为时钟CLK的正脉冲宽度并且表示时钟CLK在时钟周期内为高。延迟时间TDLY从时钟CLK的上升边沿(例如，在时间t0)为基准。时钟CLKB由延迟了延迟时间TDLY的时钟CLK反相。脉冲宽度WNCLK为时钟NCLK的正脉冲宽度并且表示时钟NCLK在时钟周期内为高。在一些实施例中，设置延迟时间TDLY，以确保相应字线WL(例如，脉冲宽度WffL(如图7所示))的脉冲宽度足够宽，以用于感应放大器SA正确地感应(例如，用于充分加强位线分裂)。在一些实施例中，使用可调节延迟时间TDLY来调节脉冲宽度WWL。对延迟时间TDLY进行编程(例如，调节)的多种机构(包括现有技术中已知的)在多个实施例的范围内。在多个实施例中，脉冲宽度WNCLK根据延迟时间TDLY和脉冲宽度WCLK的持续时间的关系而改变。图3的波形示出当时间延迟TDLY小于脉冲宽度WCLK的持续时间时电路200的操作，以及图4的波形示出当时间延迟TDLY大于脉冲宽度WCLK的持续时间时电路200的操作。在图3中，在时间周期Tl期间(其还为延迟时间TDLY)，由于时钟CLK和时钟CLKB均为高，所以通过AND门AN的操作，时钟NCLK为高。实际上，时钟NCLK具有在延迟时间TDLY期间为高的脉冲宽度WNCLK。在时间周期T2期间，由于时钟CLK和/或时钟CLKB为低，时钟NCLK为低。图4是示出延迟时间TDLY大于脉冲宽度WCLK的持续时间的电路200的操作的波形图。如该图所示，在时间T3期间(其在从时钟CLK的上升边沿的延迟时间TDLY内)，时钟CLKB像时钟CLK那样为高。在一些实施例中，在时间周期T4期间(其在时钟CLKB转换为低之后开始)，时钟CLKB被复位以转换为高。在时间周期T3中，由于时钟CLK和时钟CLKB均为高，脉冲宽度WNCLK为高。在时间周期T5期间，由于时钟CLK和/或时钟CLKB为低，时钟NCLK为低。结果，时钟NCLK在时间周期T3和T5期间具有与时钟WCLK相同的波形。实际上，时钟NCLK具有与时钟WCLK相同的图像。
如图3中示意性地示出，在一些实施例中，当脉冲宽度WCLK的持续时间大于延迟时间TDLY时，脉冲宽度WNCLK的持续时间等于时间延迟TDLY，当脉冲宽度WCLK的持续时间小于延迟时间TDLY时，脉冲宽度WNCLK的持续时间等于脉冲宽度WCLK的持续时间。在一些实施例中，当时钟CLK的频率改变时，脉冲宽度WCLK改变，结果，脉冲宽度WNCLK相应地改变。例如，最初脉冲宽度WCLK大于延迟时间TDLY，并且如果脉冲宽度WCLK减小但是保持大于延迟时间TDLY，则脉冲宽度WNCLK保持等于时间延迟TDLY。但是如果脉冲宽度WCLK改变为小于时间TDLY，则脉冲宽度WNCLK改变为与脉冲宽度WCLK相等，等等。图5是示出电路CLKGen的一些进一步实施例的电路500的示意图。与电路200相比，图5中的NAND门NAN和反相器INV代替电路200中的AND门AN。结果，时钟NCLKB为时钟NCLK的反相。电路500的操作类似于电路200的操作，并且本领域技术人员可以认识到。 控制信号SAE牛成电路图6示出根据一些实施例的示出生成信号SAE的SRAM 100中的电路SAEGen的实现的电路600的示意图。电路DNCLKB接收时钟NCLKB和延迟时间TDSAE作为输入并且以与基于时钟CLK生成时钟CLKB的电路200中的电路DNCLK相同的方式生成时钟NCLKBB。AND门ANl接收时钟NCLKB和时钟NCLKBB作为输入并且以与基于图2中的时钟CLK和时钟CLKB生成字线WL的AND门AN相同的方式生成信号SAE。本领域技术人员将认识到，实际上，信号SAE由时钟NCLK的下降边沿触发，并且信号SAE的脉冲宽度(例如，脉冲宽度WSAE(如图7中所示))由延迟时间TDSAE确定。在一些实施例中，选择延迟时间TDSAEdt得感应放大器SA具有足够的时间来估计所接收的数据，即，使感应放大器SA有足够的时间将位线BL和BLB之间的差分信号放大为全摆幅信号。附加示意件波形图7是示出根据一些实施例的当脉冲宽度WCLK大于延迟时间TDLY时的多种波形的关系的波形图。信号BL_PRECH表示位线BL和BLB是否处于预充电模式。例如，在一些实施例中，信号BL_PRECH在预充电期间为低，并且当位线BL和位线BL之间的差异加强时为高。信号SA_RSET表感应放大器SA是否处于复位模式。例如,在一些实施例中，信号SA_RSET为低表示感应放大器SA处于复位模式，信号SA_RSET为高表示感应放大器SA不处于复位模式，例如，处于等待感应模式或处于感应模式。在图7中，由于脉冲宽度WCLK大于延迟时间TDLY，脉冲宽度WNCLK的持续时间与延迟时间TDLY的持续时间相同。在一些实施例中，字线WL的脉冲宽度(例如，脉冲宽度WffL)与脉冲宽度WNCLK或延迟时间TDLY相同。信号BL_PRECH的脉冲宽度(例如，脉冲宽度WBLPCH)具有与脉冲宽度WNCLK相同的持续时间。信号SAE的脉冲宽度(例如，脉冲宽度WSAE)开始于时钟CLK的下降边沿，并且持续时间为延迟时间TDSAE。信号SA_RSET具有持续时间为字线WL和信号SAE的逻辑OR操作的结果的脉冲宽度(例如，脉冲宽度WSARSET)。换句话说，当信号WL和/或信号SAE为高时，信号SA_RSET为高。如图7中所示，字线WL的上升边沿由时钟NCLK的上升边沿触发。字线WL的下降边沿由时钟NCLK的下降边沿触发，其关于时钟NCLK的上升边沿被延迟延迟时间TDLY。信号SAE的上升边沿由时钟NCLK的下降边沿触发。然而，信号SAE的下降边沿由延迟时间TDSAE触发，而不像在传统自定时模式下那样由时钟NCLK的上升边沿触发。在图7的情况下，电路100被认为在高性能模式下操作。图8是示出根据一些实施例当脉冲宽度WCLK小于延迟时间TDLY时的多种波形的关系的波形图。由于脉冲宽度WCLK小于延迟时间TDLY，所以脉冲宽度WNCLK的持续时间与脉冲宽度WCLK的持续时间相同。脉冲宽度WWL的持续时间与脉冲宽度WNCLK或脉冲宽度WCLK相同。脉冲宽度WBLPCH的持续时间与脉冲宽度WffL的持续时间相同。脉冲宽度WSAE开始于时钟NCLK的下降边沿并且持续时间为延迟时间TDSAE。脉冲宽度WSARSET为字线WL和信号SAE的逻辑OR操作 的结果。换句话说，当信号WffL和/或信号WSAE为高时，信号SA_RSET 为高。如图8中所示，字线WL的上升边沿由时钟NCLK的上升边沿触发。时钟NCLK的下降边沿由时钟NCLK的下降边沿触发。信号SAE的上升边沿由时钟NCLK的下降边沿触发。然而，信号SAE的下降边沿由延迟时间TDASE触发，而不像传统基于时钟模式中那样由下一个周期内的时钟NCLK的下一个上升边沿触发。在图8的情况下，电路100被认为在节电模式下操作。典型方法图9是示出根据一些实施例的感应图I中的存储单元MC(例如，MC[j])的方法的流程图900。在步骤905中，例如，从使用电路200的系统接收时钟CLK。在步骤910中，基于所选感应设计(例如，基于被指定用于特定技术节点(例如，40nm、28nm等)的特定感应放大器的最小位线分裂)设置延迟时间TDLY。在步骤915中，基于时钟CLK、延迟时间TDLY、和电路200生成时钟NCLK。在步骤920中，例如基于时钟NCLK和电路600生成对应于将被读取的存储单元MC[j]的字线(例如，字线WL[j])和信号SAE0在步骤925中，当通过相应对位线BL和BLB感应存储单元MC[j]的数据时，根据时钟CLK的脉冲宽度WCLK和延迟时间TDLY之间的关系，存储器结构100处于高性能模式或节电模式。为了说明目的，由于脉冲宽度WCLK小于延迟时间TDLY，结构100处于节电模式。对于另一实例，另一存储器(例如，存储器MC[K])被随后读取，然而环境已经改变，脉冲宽度WCLK当前大于延迟时间TDLY。结果，电路100当前处于高性能模式下。根据一些实施例，从节电模式到高性能模式的切换是自动的。已经描述了多个实施例。然而，应该明白，在不脱离本披露的精神和范围的情况下，可以作出多种修改。例如，在以上说明中使用的多个信号和时钟的逻辑电平(例如，低或高)是用于说明目的，当信号和/或时钟被激活和/或去激活时，多个实施例不限于特定电平。在图9中，使用从节电模式到高性能模式的切换来进行说明。从自定时模式到节电模式的切换也为自动的。换句话说，根据一些实施例，节电模式和高性能模式之间的切换是自动的。一些实施例相关方法包括接收具有时钟脉冲宽度持续时间的时钟信号；接收延迟时间；确定时钟脉冲宽度持续时间和延迟时间之间的第一关系和第二关系；以及生成新时钟，该新时钟具有由第一关系和延迟时间确定的第一新时钟脉冲宽度持续时间和由第二关系和时钟脉冲宽度持续时间确定的第二新时钟脉冲宽度持续时间。基于第一关系和第二关系，第一新时钟脉冲宽度持续时间和第二新时钟脉冲宽度持续时间之间的切换是自动的。一些实施例相关电路包括时钟生成电路、字线生成电路、以及感应放大器控制信号生成电路。T时钟生成电路被配置成接收时钟延迟时间和具有时钟脉冲宽度的时钟,并且生成具有基于时钟脉冲宽度和延迟时间之间的第一关系和第二关系的新时钟脉冲宽度的新时钟。新时钟脉冲宽度具有基于延迟时间和第一关系的第一脉冲宽度和基于时钟脉冲宽度和第二关系的第二脉冲宽度。字线生成电路被配置成接收新时钟并且生成具有新时钟的图像的字线。感应放大器控制信号生成电路被配置成接收新时钟和信号延迟时间，以生成用于控制感应放大器的感应放大器控制信号。一些实施例相关方法包括接收具有时钟脉冲宽度持续时间的时钟信号；接收时钟延迟时间；确定时钟脉冲宽度持续时间和延迟时间之间的第一关系和第二关系；生成新时钟，新时钟具有由第一关系和延迟时间确定的第一新时钟脉冲宽度持续时间和由第二关系和时钟脉冲宽度持续时间确定的第二新时钟脉冲宽度持续时间；接收信号延迟时间；以 及生成由新时钟的边沿触发并且具有信号延迟时间的脉冲宽度持续时间的控制信号。以上方法示出典型步骤，但是它们不必须按照所示顺序执行。根据所披露实施例的精神和范围，多个步骤可以被增加、替换、改变顺序，和/或适当地删除。
权利要求
1.一种方法，包括 接收具有时钟脉冲宽度持续时间的时钟信号； 接收延迟时间； 确定所述时钟脉冲宽度持续时间和所述延迟时间之间的第一关系和第二关系；以及生成新时钟，所述新时钟具有由所述第一关系和所述延迟时间确定的第一新时钟脉冲宽度持续时间以及由所述第二关系和所述时钟脉冲宽度持续时间确定的第二新时钟脉冲宽度持续时间； 其中 基于所述第一关系和所述第二关系，所述第一新时钟脉冲宽度持续时间和所述第二新时钟脉冲宽度持续时间之间的切换是自动的。
2.根据权利要求I所述的方法，其中 当所述时钟脉冲宽度持续时间大于所述延迟时间时，所述第一新时钟脉冲宽度持续时间与所述延迟时间相同；以及 当所述时钟脉冲宽度持续时间小于所述延迟时间时，所述第二新时钟脉冲宽度延迟时间与所述第一时钟持续时间相同， 其中，生成所述新时钟包括 在所述延迟时间之后使所述时钟反相，以形成被延迟的反相时钟；以及 执行所述时钟和被延迟的反相时钟之间的逻辑AND， 所述方法进一步包括 生成具有所述新时钟脉冲宽度的图像的字线，用于存储器阵列中。
3.根据权利要求I所述的方法，进一步包括通过以下步骤生成感应放大器控制信号 使所述新时钟反相，以形成反相新时钟； 在第二延迟时间之后使所述反相新时钟反相，以形成被延迟反相的反相新时钟；以及 执行所述反相新时钟和所述被延迟反相的反相新时钟之间的逻辑AND函数， 其中，选择所述第二延迟时间，使得感应放大器具有足够的时间将差分信号放大为全摆幅信号。
4.根据权利要求I所述的方法，进一步包括生成位线预充电信号，其为所述新时钟的图像， 其中，所述方法进一步包括通过以下步骤生成感应放大器复位信号 生成位线预充电信号，其具有所述新时钟的图像； 生成感应放大器控制信号；以及 执行所述位线预充电信号和所述感应放大器控制信号之间的逻辑OR函数； 其中，生成所述感应放大器控制信号包括 使所述新时钟反相，以形成反相新时钟； 在第二延迟时间之后使所述反相新时钟反相，以形成被延迟反相的反相新时钟；以及 执行所述反相新时钟和所述被延迟反相的反相新时钟之间的逻辑AND函数， 其中，所述方法进一步包括选择所述延迟时间，以满足指定位线分裂的要求。
5.—种电路,包括时钟生成电路，被配置成接收时钟延迟时间和具有时钟脉冲宽度的时钟，并且生成新时钟，所述新时钟具有基于所述时钟脉冲宽度和所述延迟时间之间的第一关系和第二关系的新时钟脉冲宽度；所述新时钟脉冲宽度具有基于所述延迟时间和所述第一关系的第一脉冲宽度以及基于所述时钟脉冲宽度和所述第二关系的第二脉冲宽度； 字线生成电路，被配置成接收所述新时钟并且生成具有所述新时钟的图像的字线；以及 感应放大器控制信号生成电路，被配置成接收所述新时钟和信号延迟时间，以生成用于控制感应放大器的感应放大器控制信号。
6.根据权利要求5所述的电路，其中，所述感应放大器控制信号具有持续时间为所述信号延迟时间的脉冲宽度， 其中，所述时钟生成电路包括 延迟反相电路，被配置成在所述延迟时间之后使所述时钟反相，以生成第二时钟；以及 AND门，被配置成接收所述时钟和所述第二时钟，以生成所述新时钟， 其中，所述感应放大器控制信号生成电路包括 反相电路，被配置成接收所述新时钟的反相和所述信号延迟时间，以基于所述新时钟的所述反相和所述信号延迟时间生成第二时钟；以及 AND门，被配置成接收所述第二时钟和所述新时钟的反相，以形成所述感应放大器控制信号， 所述电路进一步包括信号生成电路，被配置成接收所述新时钟并且生成具有所述新时钟的图像的位线预充电信号。
7.根据权利要求5所述的电路，进一步包括信号生成电路，被配置成接收所述新时钟并且生成感应放大器复位信号，所述感应放大器复位信号具有由所述感应放大器控制信号和具有所述新时钟的图像的位线预充电信号的OR操作得到的复位脉冲宽度，其中，所述时钟延迟时间足以使位线分裂加强到指定值。
8.一种方法，包括 接收具有时钟脉冲宽度持续时间的时钟信号； 接收时钟延迟时间； 确定所述时钟脉冲宽度持续时间和所述延迟时间之间的第一关系和第二关系； 生成新时钟，所述新时钟具有由所述第一关系和所述延迟时间确定的第一新时钟脉冲宽度持续时间以及由所述第二关系和所述时钟脉冲宽度持续时间确定的第二新时钟脉冲宽度持续时间； 接收信号延迟时间；以及 生成由所述新时钟的边沿触发并且具有所述信号延迟时间的脉冲宽度持续时间的控制信号。
9.根据权利要求8所述的方法，其中，基于所述第一关系和所述第二关系，所述第一新时钟脉冲宽度持续时间和所述第二新时钟脉冲宽度持续时间之间的切换是自动的，其中，所述方法进一步包括基于用于加强位线分裂的第一要求选择所述时钟延迟时间并且基于用于放大所述位线分裂的要求选择所述信号延迟时间。
10.根据权利要求8所述的电路，进一步包括生成具有所述新时钟的图像的字线。
全文摘要
本发明公开一种自适应感应设计。接收具有时钟脉冲宽度持续时间的时钟信号。接收延迟时间。确定时钟脉冲宽度持续时间和延迟时间之间的第一关系和第二关系。生成新时钟，该新时钟具有由第一关系和延迟时间确定的第一新时钟脉冲宽度持续时间和由第二关系和时钟脉冲宽度持续时间确定的第二新时钟脉冲宽度持续时间。第一新时钟脉冲宽度持续时间和第二新时钟脉冲宽度持续时间之间的切换基于第一关系和第二关系是自动的。
文档编号H03K5/13GK102664609SQ20111033866
公开日2012年9月12日 申请日期2011年10月31日 优先权日2010年10月29日
发明者刘逸群 申请人:台湾积体电路制造股份有限公司