时间数字转换器、时间数字转换方法以及γ射线检测系统的制作方法

专利名称：时间数字转换器、时间数字转换方法以及γ射线检测系统的制作方法
技术领域：
本发明中说明的实施方式涉及提高测量精度以及分辨率的时间数字(digital) 转换器、时间数字转换方法以及Y (gamma)射线检测系统(system)。
背景技术：
市售的Y射线检测器具备与透明光导(light guide)连接的闪烁器 (scintillator)晶体阵列(array)，透明光导向配置在透明光导整体的光电倍增管(PMT Photomultiplier Tube)整体散射闪(scintillation)光。来自同一区域内的PMT信号通常在模拟域(analog domain)进行合计，之后根据被合计的信号的主要边缘(edge)或者事件(event)来测量定时(timing)。时间数字转换器(TDC Jime-to-Digital-Converter)大多用于Y射线检测器内的定时测量。TDC将事件的实现转换为可以与事件产生的时间相关联的数。有进行该任务 (task)的各种各样的方法。在其它方法中，有使用大的时钟周期(clock)内的多个超高速逻辑转换的计数来进行该任务的方法。并且，有时也期望表示作为连续生成的已知的一连串的事件产生的情况。例如，取得上升信号且到达规定的一连串的阈值的时间标记(time mark)可成为非常有效的信息。并且，时间数字转换器(TDC)由各种构造安装。首先，第一个以往构造是具有与串联连接的同一延迟元件的单个列的标准(classic)延迟列。而且，该标准延迟列具备一套 1打点式光存储器(bit memory)元件，各1打点式光存储器元件与延迟元件的一个输出连接。开始信号提供至延迟元件列的输入，表示被测量的期间的开始。开始信号向延迟元件列整体传递。为了捕捉(capture)在延迟元件列内传递的开始信号的位置从而向全部存储器(memory)元件的时钟输入同时给出的停止信号表示被测量的期间的结束。此后，对被捕捉到的位置进行解码(decode)并计算开始信号和停止信号之间的延迟，该延迟用于计算作为通过各延迟元件给出的延迟的倍数所测量的期间的长度。因此，标准延迟列的分辨率限定于延迟列内的各延迟元件的时间延迟。例如，当列内的各延迟元件给出延迟tu时，则标准延迟列的分辨率就变成tu。同样地，在半导体元件等的标准延迟列的物理性安装中，通过半导体的物理性特征限制最小值tu。由于对于标准延迟列内的各延迟元件在相同时刻进行取样(sampling)，因此，通过向延迟tu的物理性限制而限制测量分辨率。还有一个以往延迟列为游标(Vernier)延迟列。与标准延迟列同样，游标延迟列具有和与串联连接的同一延迟元件列和一套各个与延迟元件的一个输出连接的1打点式光存储器元件。并且，游标延迟列具备与串联连接的同一延迟元件的第2延迟列。第2延迟列内的各延迟元件的输出与存储器元件的一个时钟输出连接。在此，第1延迟列内的延迟元件给出各个延迟tu，第2延迟列的延迟元件给出各个成为t。< tu的延迟t。。操作中，开始信号被提供至游标延迟列的第1延迟列，停止信号被提供至第2延迟列。由于第2延迟列的元件给出的延迟比第1延迟列的元件的延迟少，因此，停止信号最终赶上开始信号。一旦停止信号赶上开始信号，则第1延迟列内的开始信号的传递通过存储器元件捕捉，被解码并决定开始信号与停止信号的时间间隔。该被测量的期间计算为第1 延迟列的延迟与第2延迟列的延迟的差的倍数或tu-t。。与标准延迟列同样，游标延迟列内的延迟通过安装游标延迟列的半导体的物理特性限制。因此，有使用游标延迟列可完成的最小的延迟差(tu-t。)(也就说，分辨率)。因此， 使用游标延迟列正确地测量期间很困难。其结果，改善标准延迟列以及游标延迟列的限制，并求出提高精度以及分辨率的装置以及与其关联的方法。专利文献1 特开2007-41007号公报

发明内容
本发明要解决的课题本发明要解决的课题在于提供可以提高测量精度以及分辨率的时间数字转换器、 时间数字转换方法以及Y射线检测系统。用于解决课题的部件本实施方式的时间数字转换器具备第1延迟列电路、至少一个延迟元件、至少一个第2延迟列电路与合成电路。第1延迟列电路生成与开始信号与停止信号之间的延迟时间对应的第1值。至少一个延迟元件通过对上述开始信号给出规定的延迟生成延迟开始信号。至少一个第2延迟列电路生成与上述延迟开始信号与上述停止信号之间的延迟时间对应的第2值。合成电路根据上述第1值以及上述第2值，生成与上述开始信号与上述停止信号之间的延迟时间对应的输出值。在下面的描述中将提出本发明的其它目的和优点，部分内容可以从说明书的描述中变得明显，或者通过实施本发明可以明确上述内容。通过下文中详细指出的手段和组合可以实现和得到本发明的目的和优点。发明效果本发明的时间数字转换器可以提高测量精度以及分辨率。


结合在这里并构成说明书的一部分的附图描述本发明当前优选的实施方式，并且与上述的概要说明以及下面的对优选实施方式的详细描述一同用来说明本发明的原理。图1为与实施方式相关的时间数字转换器的模式图。图2为在与实施方式相关的时间数字转换器内所使用的延迟列的模式图。图3为在与实施方式相关的时间数字转换器内所使用的其它延迟列的模式图。图4为与实施方式相关的其它时间数字转换器的模式图。
图5为与实施方式相关的时间数字转换方法的流程图。图6为与实施方式相关的时间数字转换的时序图。图7为与实施方式相关的Y射线检测系统的模式图。符号说明13延迟元件；15、16延迟列；18合成器
具体实施例方式本发明的涉及的时间数字转换器通常具备生成与开始信号和停止信号之间的时间延迟对应的第1值的第1延迟列电路。时间数字转换器还具备生成与延迟开始信号和停止信号之间的时间延迟对应的第2值的至少一个第2延迟列电路。至少一个延迟元件通过对开始信号给出规定的延迟生成延迟开始信号，合成电路生成根据第1值以及第2值的输出值。在本实施方式的时间数字转换器中，输出值与开始信号和停止信号之间的时间延迟对应。在此，参照在多个附图中相同的参照符号表示同一或对应的部分的附图。图1为与实施方式相关的时间数字转换器的模式图。在图1中，多个延迟列15…N与端子11连接并接收开始信号，并且，与端子12连接并接收停止信号。延迟列15、16…N的时钟输入15b、 16b…Nb与端子12直接连接，但是只有延迟列15与端子11直接连接。延迟列16经由延迟元件13与端子11连接，延迟列N通过η并经由延迟元件13与端子11连接。延迟列15、 16···Ν的输出生成时间数字转换器的全输出并将该全输出与给出端子19的合成器18连接。并且，在图1中，如以下详细示出，各延迟列15、16…N具有大致同样的构造以及大致同样的分辨率。延迟元件13…η给出与延迟列15、16…N的分辨率的函数大致相同的延迟量。具体地，延迟元件13…η各个的延迟与时间数字转换器具备的延迟列电路的个数成反比例。例如，在各延迟列具有分辨率R时，各延迟元件13…η给出延迟量R/N，其结果，时间数字转换器整体的分辨率变成R/N。如本领域技术人员所知道的那样，图1的时间数字转换器也可以具备几个延迟列 15、16···Ν和与其对应的个数的延迟元件13…η。并且，合成器18既可以是具有与时间数字转换器具有的全部延迟列15、16…N对应的充分的输出的单个合成器，此外，如果集中，则也可以是一套具有与延迟列15、16…N全部对应的充分的输出的串联的合成器。合成器18 并且既可以通过进行加法运算来合成延迟列15、16…N的输出，而且还可以求出延迟列15、 16…N的输出的平均值。即，合成器18也可以为加法器或平均器。并且，如本领域技术人员所知道的那样，可以作为在合成器18中的延迟列15、16…N的输出的其它的合成。图1的时间数字转换器可以安装为离散(discrete)逻辑门(gate)、 ASIC (Application Specific Integrated Circuit 专用集成电路)、FPGA(Field Programmable Gate Array :现场可编程门阵列)、或者其它的 CPLD (Complex Programmable Logic Device :复杂可编程逻辑器件)。在FPGA或CPLD的安装中，时间数字转换器既可以通过VHDL (Very high speed integrated circuits Hardware Description Language 甚高速集成电路硬件描述语言)、Verilog 仿真模型、或者其它的硬件(hardware)记述语言被编码(code)化为计算机可读取(computer)的一连串的命令，该计算机可读取的命令也可以直接存储至FPGA或CPLD内的电子存储器或单独的电子存储器中。并且，电子存储器也可以是 ROM (Read Only Memory 只读存储器)、EPROM (Erasable Programmable Read Only Memory :可擦编程只读存储器)、EEPR0M(ElectricalIy ErasableProgrammable Read Only Memory 电可擦除可编只读存储器)、或FLASH存储器等的非易失性存储器。电子存储器并且也可以是动态(dynamic) RAM (Random Access Memory :随机存取存储器)等的易失性存储器，还可以设置微控制器(microcontroller)或微处理器(microprocessor)等的处理器 (processor)并不仅仅控制电子存储器也还可以控制FPGA或CPLD与电子存储器的相互作用。其次，针对本实施方式涉及的时间数字转换器中所具备的多个延迟列详细进行说明。多个延迟列具有给出同一规定的延迟的多个延迟列元件，在延迟列中分别具备给出上述开始信号的延迟列元件。并且，多个延迟列，具备分别与上述延迟列内的上述多个延迟列元件的一个连接，分别具有接收上述停止信号的共同的时钟输入的多个存储器元件。而且， 多个延迟列分别具备生成根据上述多个存储器元件的输出的数字值的解码器(decoder) 电路。图2为延迟列15、16…N的例示的延迟列构造的模式图。在图2中，多个延迟列元件203···210与端子201串联连接。各延迟列元件203···210给出相同的延迟例如，延迟tu。 1打点式光存储器211··· 218与延迟列元件203··· 210各个的输出连接，存储器元件的时钟输出与端子202共同连接。存储器元件211··· 218的输出连接于输出与延迟列的输出对应的解码器电路219。图2中表示8个延迟列元件203··· 210，但是，如果是该工作者，则知道不脱离本发明的范围，可以作为具备比8个多的延迟列元件或比8个少的延迟列元件的延迟列。并且， 图2中表示正逻辑元件，但是，如果是该工作者，则知道使用负逻辑元件安装图2的延迟列为本发明的范围内。操作中，在所测量的期间的开始时对图2的端子201给出开始信号。开始信号在之后向延迟列元件203··· 210整体传递，各延迟元件使开始信号推迟tu。表示测量期间结束的停止信号经由端子202给出至各存储器元件211···218的时钟输出。此后，存储器元件 211-218的输出给出至解码器219，解码器219生成表示所测量的期间的值并将该值给出至端子220。如本领域技术人员所知道的那样，对开始信号的延迟列元件203··· 210整体的传递在延迟的边界被测量。换言之，所传递的开始信号通过各延迟列元件203··· 210的输出提取。因此，在通过延迟列元件203···210给出的延迟、的整数之后，捕捉开始信号。不测量 tu的分数。同样地，图2的延迟列的分辨率为通过各延迟列元件203··· 210给出的延迟量或tU。在此，本实施方式涉及的时间数字转换器具备的多个延迟列可以分别为游标时间数字转换电路。图3为延迟列15、16…N的其它例示的延迟列构造的模式图。在图3中，延迟列元件203··· 210与端子201串联连接，延迟列元件203··· 210的输出通过1打点式光存储器元件211···218提取。存储器元件211···218的输出与解码器219连接。与延迟列元件203··· 210同样，存储器元件211···218以及解码器219参照图2进行上述，为了简便说明而省略。在图3中，延迟元件321··· 327在端子202与存储器元件211··· 218的时钟输入之间串联连接。具体地，存储器元件211的时钟输入与端子202直接连接，存储器元件212的时钟输入经由延迟元件321与端子202连接，存储器元件213的时钟输入经由延迟元件321 与端子202连接。因此，存储器元件218的时钟输入经由全部延迟元件321··· 327与端子 202连接。图3的各延迟元件321··· 327给出比通过延迟列元件203··· 210给出的延迟tu少的相同的延迟量t。。操作中，开始信号在所测量的期间的开始时经由端子201给出至延迟列元件 203…210，停止信号在所测量的时间结束时给出至端子202。开始信号向延迟列元件203··· 210整体传递，停止信号向延迟列元件321··· 327整体传递。由于延迟元件321··· 327的延迟比延迟列元件203··· 210的延迟少，因此，停止信号最终赶上开始信号。一旦停止信号的传递到达延迟元件327的输出，则存储器元件211···218的输出给出至解码器219，成为表示所测量的期间的结果的输出给出至端子220。图3的延迟列具有分辨率tu-t。。图2同样，如果是本领域技术人员，图3的延迟列在不脱离本发明的范围，可以由更多数或少数的延迟列元件203··· 210和与其关联的存储器元件211··· 218以及延迟元件 321…327安装。其次，参照图4，对时间数字转换电路的例示的安装进行说明。图4的时间数字转换器具备2个延迟列42以及43。延迟列42以及43的任意一个可以是上述图2的延迟列或图3的延迟列。显然，如果是该工作者，则知道可以作为不脱离本发明的范围的其它延迟列构造。在图4中，延迟列42与端子11直接连接，而延迟列43经由延迟元件40与端子11 连接。并且，延迟元件40在图2的延迟元件使用为延迟列42以及43时，给出与tu/2相等的延迟，延迟元件40在图3的延迟列使用为延迟列42以及43时，给出(tu-t。)/2。端子12与延迟列42以及43的时钟输入42b以及43b直接连接。延迟列42以及 43的输出由合成器41合成，给出至输出端子19。其次，参照图5的流程图对图4的时间数字转换器的操作进行说明。在图5的步骤 (step)Sl中，开始信号给出至端子11，据此，开始信号给出至延迟列42以及延迟元件40。 一旦经过延迟元件40的延迟，则开始信号也给出至延迟列43。同样地，开始信号以相同速度向延迟列42以及43整体传递，但是开始信号在延迟列43内通过延迟元件40的延迟被延迟或偏移(off set)。在图5的步骤S2中，停止信号被提供至端子12，据此，也同时给出至延迟列42以及43。如S3所示，以与图2以及图3相关地如上述那样地处理各延迟列内的开始信号的位置。将各延迟列42以及43对应的输出给出至合成器41。然后，合成器41将延迟列42以及43的输出合成为步骤S4的时间数字转换器的全输出。其次，对图6的时序图进行说明。图6为参照图4以及图5的上述的处理的时序图。在图6中，延迟列43在tu/2之后接收开始信号61，而延迟列42不延迟地接收开始信号。由于开始信号61向延迟列42整体传递，因此，各延迟元件bP"b8的输出从Low状态移向High状态。在通过延迟元件40给出的延迟tu/2之后，开始信号61b向延迟列43整体传递，并使各延迟列元件的输出b9…bl6从low状态移向high状态。在规定的时间内，停止信号60给出至停止端子12。停止信号60不延迟地直接给出至延迟列42以及43。在时间65中，停止信号使延迟列元件bP"bl6各个的目前的值“捕捉”到延迟列中。例如，在时间65中，在延迟列42中，bl-b4为high, b5…b8为low, 而在延迟列43中，b9...bll为high, bl2…bl6为low。因此，延迟列42捕捉的列的值为 “11110000”或4，延迟列43捕捉的值为“11100000”或3。运算时间的差异变成由通过延迟元件40给出的延迟进行除法运算所得的值的和。为了便于理解，图6的延迟列42、43、开始信号61、61b以及停止信号60为一例， 可以作为其它的值或结构。例如，不脱离本发明的范围，可以作为在其它水平(level)以及信号内的其它相对定时。同样地，图6用正逻辑进行说明，大的正电压表示逻辑“high”，零 (zero)或小的电压表示逻辑“low”。但是，小的或零电压表示逻辑“high”的意思，正电压也可以使用表示逻辑“low”的负逻辑。其次，参照图7，对本实施方式涉及的Y射线检测系统进行说明。在图7中，光电倍增管135以及140被配置在光导130整体内，闪烁晶体阵列105被配置在光导130的下面。第2闪烁晶体阵歹Ij 125与光导115以及光电倍增管(PMT =Photomultiplier Tube) 195 以及110同时被配置在闪烁晶体105的相反侧。在图7中，当从被检体(未图示)发射出Y射线时，Y射线相互向大概180度相反方向前进。、射线检测在闪烁晶体100以及120内同时发生，Y射线在规定的限制时间内，当在闪烁晶体100以及120内被检测出时，决定闪烁事件。据此，Y射线定时检测系统在闪烁晶体100以及120内同时检测Y射线。但是，为了简便，只对与闪烁晶体100有关的Y射线检测进行说明。但是，如果是该工作者，则知道针对闪烁晶体100的说明同等适用于闪烁晶体120内的γ射线检测。各光电倍增管110、135、140以及195分别与各个可变增益放大器连接，也就是说，分别与VGA (Variable Gain Amplifier 可变增益放大器)150、152、154以及156连接。 VGA150U52U54以及156作为信号缓冲器(buffer)发挥功能，例如，作为PMT制造工序的一部分发挥作用，并且，以与通过PMT的退化发生的PMT增益(gain)的变化对应的方式来调整取得系统。来自VGA150、152、154以及156各个的信号输出被分割为两个单独的电子通路。一个电子通路用于、射线的到达时间的测量。对该通路的信号通常通过对来自加法放大器184或186内的同一检测部的两个以上的信号进行加法运算而形成。通过对来自同一检测部的多个信号进行加法运算，用于定时估算来改善峰值信噪比，可以减少所需的电子部件的数量。进行加法运算后，信号通向鉴别器187或188。通常具有可以调整的阈值的鉴别器187或188在计算后的信号通过阈值设定时，生成被正确调整的电子脉冲 (pulse)。鉴别器的输出起动时间数字转换器或TDC189以及190。TDC189或190生成将对于系统时钟(system clock)(未图示)的鉴别器脉冲的时间编码化的数字输出。在飞行时间PET系统中，TDC189或190通常以15 25ps的精度生成时间戳(time stamp)。各PMT110、135、140以及195有用于各PMT110、135、140以及195信号的振幅的测量的单独的电子通路。该通路由滤波器(filter) 160、162、164、166以及模拟数字(analog digital)转换器或 ADC(Analog-to-Digital Converter 模拟数字转换器)176、177、178、 179构成。通常，作为带通滤波器(bandpass filter)的滤波器160、162、164或166用于最佳化测量的峰值信噪比，且在对基于ADC176、177、178或179的数字信号转换前，进行图形保真(anti-aliasing)功能。ADC176、177、178或179以机动式可以在100MHz内运作，例如，在该情况下，也可以作为中央运算处理部，也就是CPU (Central Processing Unit 中央处理器)、170进行数字积分，或者ADC也可以是峰值(peak)感应型。ADC输出以及TDC输出用于处理给出至CPU170。处理可以包含对来自ADC输出的能量(energy)以及位置、来自对于各事件的TDC输出的到达时间的估算，并且，为了提高能量、位置以及时间的估算而将根据过去校正的多个校正步骤的利用包含在处理中。如本领域技术人员所知道的那样，CPU170可以安装为离散逻辑门、 ASIC (Application Specific Integrated Circuit 专用集成电路)、FPGA(Field Programmable Gate Array :现场可编程门阵列)、或者其它的 CPLD (Complex Programmable Logic Device :复杂可编程逻辑器件)。FPGA或CPLD的安装可以通过VHDL、Verilog或其它硬件记述语言被编码化，该编码也可以直接存储至FPGA或CPLD内的电子存储器或者单独的电子存储器中。并且，电子存储器也可以是R0M、EPE0M、EEPR0M或FLASH存储器等的非易失性存储器。电子存储器也可以是动态RAM等易失性存储器，还可以设置微控制器或微处理器等的处理器并不仅仅控制电子存储器，还可以控制FPGA或CPLD与电子存储器的相互作用。然而，CPU170也可以安装为上述电子存储器以及/或硬盘驱动器(hard disk drive)、CD (Compact Disc 光盘)、DVD(Digital Versatile Disc :数字多功能光盘)、FLASH 驱动器(drive)或其它众所周知的任意一个存储介质中计算机可读取的一连串的命令。并且，计算机可读取的命令可以作为实用用途、后台程序(background daemon)或者操作系统 (operating system)的组件(component)或者作为这些组合给出，并与美国的Intel公司的Xenon (注册商标)处理器或美国的AMD公司的Opteron (注册商标)处理器等的处理器与美国微软公司(Microsoft)的VISTA (注册商标)、UNIX (注册商标)、Solaris (注册商标)、LINUX (注册商标)、Apple公司的MAC-OS (注册商标)以及其它本领域技术人员众所周知的操作系统合并执行。通过CPU170处理后，处理信号存储在电子存储部180以及/或显示在显示部145 上。如本领域技术人员所知道的那样，电子存储部180也可以是在硬盘驱动器、⑶-ROM驱动器、DVD驱动器、FLASH驱动器、RAM、ROM或本技术领域内众所周知的其它存储部。显示部 145也可以安装为LCD (Liquid Crystal Display 液晶显示器)显示器(Display)、CRT显示器、等离子显示器(plasma display)、OLED (Organic light Emitting Diode :有机发光二极管)显示器、LED(Light Emitting Diode :发光二极管)显示器或本技术领域内众所周知的其它显示器。同样地，电子存储部180以及显示部145作为单独一例进行说明，绝不限制本发明的范围。图7还包含接口(interface) 175，γ射线检测系统经由该接口与其它外部装置以及/或用户(user)连接。例如，接口 175也可以是USB接口、PCMCIA (Personal Computer Memory Card International Association ^Aif) ^ Π ^Ethernet (
接口或在本技术领域内众所周知的其它接口。接口 175既可以有线也可以无线，还可以具备用于在键盘(keyboard)以及/或鼠标(mouse)或其它本技术领域内众所周知的与用户连接的其它用户接口(human interface)装置。在上述说明中，流程图内的任意的处理、说明或信息组(block)也应该理解为表示包含用于完成处理内的特定的逻辑功能或步骤的一个以上可执行的命令的编码的模块(module)、线段(segment)或一部分，并在实施方式的范围内包含替代实施，如本领域技术人员理解的那样，根据功能性，也可以按照以与上述顺序不同的顺序大致同时或相反的顺序来执行功能。针对特定的实施方式进行了说明，但这些实施方式不只以例示为目的而示出，也不意图限定发明的范围。因此，在此说明的新方法、装置以及系统可以通过其它各种方式被具体化，并且，在不脱离发明的要旨范围内，可以对在此说明的方法、装置以及系统的方式进行各种删除、置换或变更。附加的权利要求书以及该等同内容以这些方式或变形作为本发明的范围与相当于要旨成为对象为目的。还有，根据上述实施方式中公开的适宜多个的构成要素的组合，可以形成各种的发明。例如既可以削除从实施方式中显示的全部构成要素的几个构成要素，又可以适当地组合不同实施方式内的构成要素。本领域技术人员容易想到其它优点和变更方式。因此，本发明就其更宽的方面而言不限于这里示出和说明的具体细节和代表性的实施方式。因此，在不背离由所附的权利要求书以及其等同物限定的一般发明概念的精神和范围的情况下，可以进行各种修改。
权利要求
1.一种时间数字转换器，其特征在于，包括第1延迟列电路，生成与开始信号和停止信号之间的延迟时间对应的第1值； 至少一个延迟元件，通过对上述开始信号给出规定的延迟来生成延迟开始信号； 至少一个第2延迟列电路，生成与上述延迟开始信号和上述停止信号之间的延迟时间对应的第2值；合成电路，根据上述第1值以及上述第2值，生成与上述开始信号和上述停止信号之间的延迟时间对应的输出值。
2.根据权利要求1所述的时间数字转换器，其特征在于， 上述第1延迟列电路以及上述第2延迟列电路分别具有延迟列元件，其具有给出同一规定的延迟的多个延迟列元件，并对延迟列给出上述开始信号；多个存储器元件，分别具有与上述延迟列内的上述多个延迟列元件的一个连接，并接收上述停止信号的共同的时钟输入；解码器电路，生成根据上述多个存储器元件的输出的数字值。
3.根据权利要求1或2所述的时间数字转换器，其特征在于，上述第1延迟列电路以及上述至少一个第2延迟列电路分别为游标时间数字转换电路。
4.根据权利要求1或2所述的时间数字转换器，其特征在于， 上述合成电路为加法器。
5.根据权利要求1或2所述的时间数字转换器，其特征在于， 上述合成电路为平均器。
6.根据权利要求1或2所述的时间数字转换器，其特征在于，上述延迟元件的上述规定的延迟与该时间数字转换器具备的延迟列电路的个数成反比例。
7.一种时间数字转换方法，其是使时间数字转换器的分辨率提高的方法，该方法的特征在于，包括生成在第1时间数字转换器中表示开始信号与停止信号之间的延迟时间的第1值的步骤；使上述开始信号以规定的延迟延迟的至少一个步骤；生成表示被延迟的上述开始信号与上述停止信号之间的延迟时间的第2值的至少一个步骤；将上述第1值以及上述第2值合成为表示上述开始信号与上述停止信号之间的延迟时间的输出值的步骤。
8.根据权利要求7所述的时间数字转换方法，其特征在于， 生成上述第1值以及生成上述第2值的步骤分别包含 延迟具备多个延迟列元件的延迟列内的上述开始信号的步骤；根据上述停止信号，捕捉多个存储器元件内的上述延迟列元件各个的输出的步骤； 生成根据上述多个存储器元件的输出的数字值。
9.根据权利要求7或8所述的时间数字转换方法，其特征在于，上述合成步骤包含对上述第1值以及上述第2值进行加法运算的步骤。
10.根据权利要求7或8所述的时间数字转换方法，其特征在于 上述合成步骤包含对上述第1值以及上述第2值进行平均的步骤
11.根据权利要求7或8所述的时间数字转换方法，其特征在于上述延迟步骤包含使上述开始信号以所生成的第1值以及第2值的倒数延迟的步骤。
12.一种Y射线检测系统，其特征在于，具备多个闪烁晶体，根据与Y射线的相互作用而生成闪光；多个光电倍增管，用于检测通过上述闪烁晶体所生成的上述闪光而配置，并根据上述闪光的检测来生成检测信号；时间数字转换器，决定上述Y射线的到达时间， 上述时间数字转换器具有第1延迟列电路，生成与开始信号和停止信号之间的延迟时间对应的第1值，上述开始信号和停止信号是与上述检测信号的边缘对应的；至少一个延迟元件，通过对上述开始信号给出规定的延迟来生成延迟开始信号； 至少一个第2延迟列电路，生成与上述延迟开始信号和上述停止信号之间的延迟时间对应的第2值；合成电路，根据上述第1值以及上述第2值，生成与上述γ射线的上述到达时间对应的输出值。
全文摘要
本发明提供一种可以提高测量精度以及分辨率的时间数字转换器、时间数字转换方法以及γ射线检测系统。时间数字转换器具备生成与开始信号和停止信号之间的延迟时间对应的第1值的第1延迟列电路。时间数字转换器还具备生成与延迟开始信号和停止信号之间的延迟时间对应的第2值的至少一个第2延迟列电路。至少一个延迟元件通过对开始信号给出规定的延迟来生成延迟开始信号，合成电路生成根据第1值以及第2值的输出值。在本实施方式涉及的时间数字转换器中，输出值与开始信号和停止信号之间的延迟时间对应。
文档编号H03M1/50GK102571095SQ201110338900
公开日2012年7月11日 申请日期2011年10月28日 优先权日2010年10月29日
发明者格里戈里·J·曼 申请人:东芝医疗系统株式会社, 株式会社东芝