专利名称：一种小分频系数的多相多模分频电路的制作方法
技术领域：
本实用新型涉及一种分频电路，特别设计一种小分频系数的多相多模分频电路。
背景技术：
时钟展频技术是一种降低系统EMI (电磁干扰)的重要方式，目前通常采用的分频电路的分频系数较高，从几十到几千不等。在TFT-LCD (薄膜晶体管-液晶显示屏)显示系统也要求低的系统EMI，除采用过系统设计的方式外，利用TFT-LCD显示系统中有展频功能的时序控制器(TCON)芯片也是一种重要解决方案。但是在这个应用系统中，时钟倍频系统的分频系数很低是一个特殊的系统要求，这给带展频功能的时钟倍频系统提出新的要求。对于时钟倍频系统，要求其中的分频电路满足以下两个要求一是分频电路必须能动态地在3种分频比中切换，而且对切换信号的时序不敏感；二是分频电路的工作频率尽量高，所 以分频电路的结构应该尽量简单，反馈路径尽量短。
实用新型内容为了解决现有技术的上述问题，本实用新型的目的是提供一种小分频系数的多相多模分频电路，以使分频电路能动态地在3种分频比中切换，而且对切换信号的时序不敏感。为了实现上述目的，本实用新型提供了一种小分频系数的多相多模分频电路，所述多相多模分频电路包括两个控制端和四个D触发器，其中，第三个D触发器和第四个D触发器的输出信号的“与非”逻辑信号作为第一个D触发器的输入信号；第一个控制端的控制信号和所述第三个D触发器的输出信号的“与非”逻辑信号与所述第一个D触发器的输出信号的逻辑与作为第二个D触发器的输入信号；所述第二个D触发器的输出信号作为所述第三个D触发器的输入信号；所述第三个D触发器的输出信号的逻辑非和第二个控制端的控制信号的“与非”逻辑信号作为所述第四个D触发器的输入信号；所述第一个D触发器的输出信号作为所述多相多模分频电路的输出信号。作为优选，所述第三个D触发器和第四个D触发器的输出端连接第一个与非门的两个输入端，该第一个与非门的输出端连接所述第一个D触发器的输入端；所述第三个D触发器的输出端和所述第一个控制端连接第二个与非门的两个输入端，该第二个与非门的输出端和所述第一个D触发器的输出端连接一个与门的两个输入端，该与门的输出端连接所述第二个D触发器的输入端；所述第二个D触发器的输出端连接所述第三个D触发器的输入端；所述第三个D触发器的输出端连接一个反相器的输入端，该反相器的输出端和所述第二个控制端连接第三个与非门的两个输入端，该第三个与非门的输出端连接所述第四个D触发器的输入端。 作为优选，所述与门集成在所述第二个D触发器中。[0012]作为优选，当所述第一个控制端的控制信号是0时，所述第二个控制端的控制信号是0或I ;当所述第一个控制端的控制信号是I时，所述第二个控制端的控制信号是O。与现有技术相比，本实用新型具有以下有益效果本实用新型提供的小分频系数的多相多模分频电路能够动态地在除5/除6/和除7这3种分频比中切换，而且对切换控制信号的时序不敏感；通过对电路具体实现方式的改进，使得分频电路的结构简单，反馈路径短，提高分频电路的工作频率。
图I为本实用新型的多相多模分频电路的结构示意图。图2为图I所示的多相多模分频电路当kl=0，k2=0时的结构示意图。图3为图I所示的多相多模分频电路当kl=0，k2=l时的结构示意图。图4为图I所示的多相多模分频电路当k2=0时的结构示意图。图5为图I所示的多相多模分频电路中与门和第二个D触发器的一种实现方式。图6为图I所示的多相多模分频电路中与门和第二个D触发器的另一种实现方式。
具体实施方式
以下结合附图对本实用新型的具体实施例进行详细说明。实施例一图I为本实用新型的多相多模分频电路的结构示意图。如图I所示，本实用新型的多相多模分频电路包括两个控制端和四个D触发器，其中，第三个D触发器D3和第四个D触发器D4的输出信号Q3、Q4的“与非”逻辑信号作为第一个D触发器Dl的输入信号；第一个控制端的控制信号kl和第三个D触发器D3的输出信号Q3的“与非”逻辑信号与第一个D触发器Dl的输出信号Ql的逻辑与作为第二个D触发器D2的输入信号；第二个D触发器D2的输出信号Q2作为第三个D触发器D3的输入信号；第三个D触发器D3的输出信号Q3的逻辑非和第二个控制端的控制信号k2的“与非”逻辑信号作为第四个D触发器D4的输入信号；第一个D触发器Dl的输出信号Ql作为所述多相多模分频电路的输出信号Out。在本实施例中，第三个D触发器D3和第四个D触发器D4的输出端连接第一个与非门的两个输入端，该第一个与非门的输出端连接第一个D触发器Dl的输入端；第三个D触发器D3的输出端和第一个控制端连接第二个与非门的两个输入端，该第二个与非门的输出端和第一个D触发器Dl的输出端连接一个与门的两个输入端,该与门的输出端连接第二个D触发器D2的输入端；第二个D触发器D2的输出端连接第三个D触发器D3的输入端；第三个D触发器D3的输出端连接一个反相器的输入端,该反相器的输出端和第二个控制端连接第三个与非门的两个输入端，该第三个与非门的输出端连接第四个D触发器D4的输入端。图2为图I所示的多相多模分频电路当kl=0,k2=0时的结构示意图。如图2所示，当kl=0,k2=0时,本实用新型的多相多模分频电路能够实现除6的功能,其中第四个D触发器D4的输出信号Q4恒等于1，另外三个D触发器的输出信号Ql、Q2、Q3的变换过程为
Qi Q2 Q3状态号
000I
1002
1I03
I II4 0 II5 0 0I6
0 0 0 I0图3为图I所示的多相多模分频电路当kl=0，k2=l时的结构示意图。如图3所示，当kl=0, k2=l时,本实用新型的多相多模分频电路能够实现除7的功能，四个D触发器的输出信号Ql、Q2、Q3、Q4的变换过程为
Ql Q2 Q3 Q4状态号
00 0 0
I0 0 0I 110 02
III 03 11 114 0 1115
00 116
00 0 17
10 0 0 U图4为图I所示的多相多模分频电路当k2=0时的结构示意图。如图4所示，当k2=0时，通过调节kl，可以分别实现除5和除6的功能；当kl=0时，其电路结构与图2中的电路结构完全相同，能够实现除6的功能；ikl=l时，可以实现除5的功能，其中第四个D触发器D4的输出信号Q4恒等于1，另外三个D触发器的输出信号Ql、Q2、Q3的变换过程
为Ql Q2 Q3状态号
000I
10 0 2
1103
1114 0 0 I 5
0 0 0 I0通过上述分析可以看出，当所述第一个控制端的控制信号kl是0时，所述第二个控制端的控制信号k2是0或I ;当所述第一个控制端的控制信号kl是I时，所述第二个控 制端的控制信号k2是O。通过设置两个控制端的控制信号，得到不同的分频比，如果分频比的设定固定不变，本实施例提供的多相多模分频电路能够正确工作。下面分析一下，当分频比动态变化时，本实施例提供的多相多模分频电路在切换的前后是否能够正常工作。表I列出了本实施例提供的多相多模分频电路中各个D触发器的输出信号的变换情况，下面通过表I所列出的各个D触发器的输出信号的变换情况来分析。表I
除5模式除6模式除I模式
Ql Q2 Q3 Q4 状态 U Ql Q2 Q3 Q4 状态 U Ql Q2 Q3 Q4 状态 U
00 0 1I0 0 0 1I0 0 0 1I
10 0 121 0 0 121000 2 110 13110 13110 0 3 11114111141110 4 0 0 1 150 1 1 15IlIl5 0 0 0 1IOOil6OllI6
00 0 1 I 0 0 11 I
00 0 1 I以第一个D触发器的输出信号Ql的上升沿作为一个分频周期的起始，所以2号状态(状态号=2)是分频周期的第一个节拍，对于除5/除6/除7这3个模式都是如此。首先比较除5和除6两个模式。这两个模式的第一拍，第二拍和第三拍(即状态号=2，3，4)各个D触发器的输出信号的情况完全一致。因此，只要在第三拍(即状态号=4)结束以前，确定好除5/除6的控制信号，即确定好kl和k2的值，就能实现正确的除5和除6两个模式下的分频。换句话说，除5/除6的控制信号的有效时间是从第四拍开始到当前分频周期结束，并且在有效时间内要保持不变。然后比较除6和除7两个模式。这两个模式的第一拍，第二拍和第三拍(即状态号=2，3，4)除了 Q4以外，另外三个D触发器的输出信号Q1、Q2和Q3均相同。其中，在第一拍和第二拍(即状态号=2，3)，由于第三个D触发器D3的输出信号Q3等于0，所以第四个D触发器D4的输出信号Q4的值无论是0还是I，不影响第一个D触发器Dl的输入信号，第一个D触发器Dl的输入信号恒等于I。因此，只要在第二拍(即状态号=3)结束以前，确定好除6/除7的控制信号，即确定好kl和k2的值，就能实现正确的除6和除7两个模式下的分频。换句话说，除6/除7的控制信号的有效时间是从第三拍开始到当前分频周期结束，并且在有效时间内要保持不变。除5和除7两个模式的情况与之相同。综上所述,本实施例提供的多相多模分频电路在满足以下条件时,能正确响应动态分频比，在切换的前后能够正常工作I)所述多相多模分频电路的输出是第一个D触发器Dl的输出信号Ql的上升沿；2)从所述多相多模分频电路开始输出的2个节拍内，两个控制端的控制信号kl和k2要准备好。图5为图I所示的多相多模分频电路中与门和第二个D触发器D2的一种实现方式。如图5所示，所述与门的两个输入端的输入信号分别为A和B，在这种实现方式中，与门和第二个D触发器D2都采用常规方式实现，信号A和信号B先通过所述与门进行逻辑与，然后再送入第二个D触发器D2进行采样。实施例二 本实施例提供的多相多模分频电路的结构与实施例一的多相多模分频电路的结构类似，其区别仅在于对图I所示的多相多模分频电路中的与门和第二个D触发器D2的具体实现方式进行了改进。实施例二提供的多相多模分频电路也包括两个控制端和四个D触发器，其中，与门集成在第二个D触发器D2中，这使得第二个D触发器的输入端即是“与逻辑”，并且这个“与”逻辑与单一的“D”端输入相比，都只有I级，没有额外的传播延时；第三个D触发器D3和第四个D触发器D4的输出信号的“与非”逻辑信号作为第一个D触发器Dl的输入信号；第一个控制端的控制信号kl和所述第三个D触发器D3的输出信号的“与非”逻辑信号与所述第一个D触发器Dl的输出信号作为所述第二个D触发器D2的输入信号；所述第二个D触发器D2的输出信号作为所述第三个D触发器D3的输入信号；所述第三个D触发器D3的输出信号的逻辑非和第二个控制端的控制信号的“与非”逻辑信号作为第所述第四个D触发器D4的输入信号；所述第一个D触发器Dl的输出信号作为所述多相多模分频电路的输出信号。图6为图I所示的多相多模分频电路中与门和第二个D触发器D2的另一种实现方式。如图6所示，所述与门的两个输入端的输入信号分别为A和B，在这种实现方式中，对与门和第二个D触发器D2的具体的电路结构进行了优化，将第二个D触发器D2的输入端改造成了一个“与”逻辑。并且这个“与”逻辑与单一的“D”端输入相比，都只有I级，没有额外的传播延时，与实施例一中的实现方式相比，本实施例中的实现方式的传播延时要少两级。以上实施例仅为本实用新型的示例性实施例，不用于限制本实用新型，本实用新型的保护范围由权利要求书限定。本领域技术人员可以在本实用新型的实质和保护范围内，对本实用新型做出各种修改或等同替换，这种修改或等同替换也应视为落在本实用新型的保护范围内。
权利要求1.一种小分频系数的多相多模分频电路，其特征在于，所述多相多模分频电路包括两个控制端和四个D触发器，其中， 第三个D触发器和第四个D触发器的输出信号的“与非”逻辑信号作为第一个D触发器的输入信号； 第一个控制端的控制信号和所述第三个D触发器的输出信号的“与非”逻辑信号与所述第一个D触发器的输出信号的逻辑与作为第二个D触发器的输入信号； 所述第二个D触发器的输出信号作为所述第三个D触发器的输入信号； 所述第三个D触发器的输出信号的逻辑非和第二个控制端的控制信号的“与非”逻辑信号作为所述第四个D触发器的输入信号； 所述第一个D触发器的输出信号作为所述多相多模分频电路的输出信号。
2.根据权利要求I所述的多相多模分频电路，其特征在于，所述第三个D触发器和第四个D触发器的输出端连接第一个与非门的两个输入端，该第一个与非门的输出端连接所述第一个D触发器的输入端；所述第三个D触发器的输出端和所述第一个控制端连接第二个与非门的两个输入端，该第二个与非门的输出端和所述第一个D触发器的输出端连接一个与门的两个输入端，该与门的输出端连接所述第二个D触发器的输入端；所述第二个D触发器的输出端连接所述第三个D触发器的输入端；所述第三个D触发器的输出端连接一个反相器的输入端，该反相器的输出端和所述第二个控制端连接第三个与非门的两个输入端，该第三个与非门的输出端连接所述第四个D触发器的输入端。
3.根据权利要求2所述的多相多模分频电路，其特征在于，所述与门集成在所述第二个D触发器中。
4.根据权利要求I至3之一所述的多相多模分频电路，其特征在于，当所述第一个控制端的控制信号是O时，所述第二个控制端的控制信号是O或I ;当所述第一个控制端的控制信号是I时，所述第二个控制端的控制信号是O。
专利摘要本实用新型公开了一种小分频系数的多相多模分频电路，包括两个控制端和四个D触发器，其中，第三个D触发器和第四个D触发器的输出信号的“与非”逻辑信号作为第一个D触发器的输入信号；第一个控制端的控制信号和所述第三个D触发器的输出信号的“与非”逻辑信号与所述第一个D触发器的输出信号的逻辑与作为第二个D触发器的输入信号；所述第二个D触发器的输出信号作为所述第三个D触发器的输入信号；所述第三个D触发器的输出信号的逻辑非和第二个控制端的控制信号的“与非”逻辑信号作为所述第四个D触发器的输入信号；所述第一个D触发器的输出信号作为所述多相多模分频电路的输出信号。
文档编号H03K23/66GK202503497SQ201120550550
公开日2012年10月24日 申请日期2011年12月23日 优先权日2011年12月23日
发明者覃正才 申请人:上海贝岭股份有限公司