专利名称：跨阻抗放大器、集成电路和系统的制作方法
技术领域：
本发明涉及一种跨阻抗放大器、集成电路和系统。
背景技术：
跨阻抗放大器将输入电流转换成输出电压。在专利文献I中描述了包括这种跨阻抗放大器的电流-电压转换器。在专利文献I中描述的电流-电压转换器支持多个频率信号并且具有多个跨阻抗放大器，每个跨阻抗放大器提供有运算放大器和反馈电阻器。跨阻抗放大器中的每个的反馈电阻器的电阻值对于支持的频带是优化的。引文列表
专利文献专利文献I :日本专利申请特开No. Hl 1-8806
发明内容
技术问题在上述电流-电压转换器中，反馈电阻器的一端连接到输入节点。这可以增大输入节点的寄生电容。也就是说，反馈电阻器和用于连接反馈电阻器的输入节点的配线长度的寄生电容可以增加寄生电容。本发明的一方面提供可以减小输入节点的寄生电容的跨阻抗放大器、集成电路和系统。本发明的这一方面可以用于易受寄生电容的冲击影响的IOGbps或更大的传输带，并且可以用于例如传输带在10. 3Gbps和I. 25Gbps之间切换的多速率PON系统。问题的解决方案本发明的一方面涉及集成电路。根据一个实施例的集成电路包括第一跨阻抗放大器和第二跨阻抗放大器。第一跨阻抗放大器包括输入晶体管、第一晶体管、第一电阻和开关。输入晶体管连接到输入节点。第一晶体管与输入晶体管以级联方式耦合。第一电阻器具有第一端和第二端。第一电阻器的第一端连接到输入节点。第一电阻器的第二端连接到第一跨阻抗放大器的反馈节点。在一个实施例中，反馈节点是第一跨阻抗放大器的输出节点。开关使第一跨阻抗放大器在启用状态和禁用状态之间切换。第二跨阻抗放大器包括输入晶体管、第二晶体管、第一电阻器、第二电阻器和开关。第二跨阻抗放大器与第一跨阻抗放大器共享输入晶体管和第一电阻器。第二晶体管与输入晶体管以级联方式耦合。第二电阻器具有第一端和第二端。开关使第二跨阻抗放大器在启用状态和禁用状态之间切换。第二电阻器的第一端连接到第一电阻器的第二端。第二电阻器的第二端连接到第二跨阻抗放大器的反馈节点。在集成电路中，第一电阻器和第二电阻器串联连接，以配置第二跨阻抗放大器的反馈电阻器。由此，仅第一电阻器的第一端连接到输入节点。从而，集成电路防止寄生电容随着所连接反馈电阻器的数目增加而增加。另外，由于可以减小包括输入节点的配线的长度，所以防止了输入节点处寄生电容和寄生电感的增加。结果，提高了跨阻抗放大器的性能。另外，由于输入节点处的寄生电容小，所以可以加宽跨阻抗放大器的带宽。另外，由于跨阻抗放大器的带宽变宽，所以可以增加反馈电阻值，以增强增益和降低噪声。另外，通过减小寄生电感，可以防止跨阻抗放大器的频率性质中的不希望的峰值。另外，由于第二跨阻抗放大器的反馈电阻器的电阻值是第一电阻器的电阻值和第二电阻器的电阻值的和，所以可以减小第二电阻器的电阻值。结果，可以减小第二电阻器的尺寸，以减小其安装面积。在一个实施例中，集成电路可以提供有控制逻辑。控制逻辑向第一跨阻抗放大器的开关和第二跨阻抗放大器的开关提供控制信号。控制信号将第一跨阻抗放大器和第二跨阻抗放大器之一设定为启用状态，并将第一跨阻抗放大器和第二跨阻抗放大器中的另一个设定为禁用状态。在一个实施例中，集成电路可以具有以第一方向顺序地布置的第一区域、第二区域和第三区域；以及在与第一方向相交的第二方向上、与第一至第三区域相邻的第四区域。在集成电路中，包括输入节点的配线可以提供在第一区域中；输入晶体管、第一晶体管、第一跨阻抗放大器的开关、第二晶体管和第二跨阻抗放大器的开关可以提供在第二区域中；第一电阻器可以提供在第一区域和第四区域之一中；第二电阻器可以提供在第三区域和第 四区域之一中，并且连接第一电阻器的第二端和第二电阻器的第一端可以延伸通过第四区域。在其中第二电阻器提供在第三区域中的情况下，连接第一电阻器的第二端和第二电阻器的第一端的配线可以延伸通过第三区域以及第四区域。在这种结构中，第二电阻器和连接第一电阻器和第二电阻器的配线可以提供在除了第一区域之外的区域中。由此，第一区域的宽度可以在第一方向上减小。结果，可以减小输入节点的寄生电容。本发明的另一方面提供一种跨阻抗放大器，所述跨阻抗放大器包括第一跨阻抗放大器和第二跨阻抗放大器。本发明的又一方面提供包括在任一实施例中的集成电路和电流源的系统。发明的有益效果如上所述，本发明提供了能够减小输入节点的寄生电容的跨阻抗放大器、集成电路和系统。
图I是根据一个实施例的跨阻抗放大器的电路图；图2示出了根据一个实施例的跨阻抗放大器的布局图；图3是示出根据另一实施例的跨阻抗放大器的电路图；图4是根据另一实施例的跨阻抗放大器的电路图；图5示出了说明根据一个实施例的跨阻抗放大器的布局图；图6是示出根据另一实施例的跨阻抗放大器的电路图；以及图7示出了根据一个实施例的光检测系统。
具体实施例方式下面参考附图来说明各个实施例。图I是根据一个实施例的跨阻抗放大器的电路图。图I中所示的跨阻抗放大器被配置为集成电路10。集成电路10具有第一跨阻抗放大器12和第二跨阻抗放大器14。例如，第一跨阻抗放大器12支持lOGb/s (每秒吉比特)信号，而第二跨阻抗放大器14支持lGb/s信号。集成电路10进一步包括控制逻辑16。第一跨阻抗放大器12包括输入晶体管Q0、第一晶体管Ql_l和第一电阻器RFl。输入晶体管QO和第一晶体管Ql_l，例如，是npn双极结型晶体管。第一跨阻抗放大器12可以进一步包括电阻器R1、电容器Cl和晶体管SW1_1、SW2_U Q2_l和Q3_l。晶体管Sffl_l和SW2_1，例如，是MOS开关。晶体管Q2_l和Q3_l，例如，是npn双极结型晶体管。在第一跨阻抗放大器12中，输入晶体管Q0、第一晶体管Ql_l和电阻器Rl构造第一级联放大器。输入晶体管QO的基极连接到输入端子IN。输入晶体管QO的发射极与地耦合。输入晶体管QO的集电极连接到第一晶体管Ql_l的发射极。第一晶体管Ql_l的集电极连接到电阻器Rl的第一端。
电阻器Rl的第二端连接到晶体管SW1_1。具体地，电阻器Rl的第二端连接到晶体管SW1_1的漏极。晶体管SW1_1的源极连接到电源(例如，Vdd ( 3. 3V)和晶体管Q2_l的集电极。晶体管Ql_l的集电极还连接到晶体管SW2_1和Q2_l。具体地，晶体管Ql_l的集电极连接到晶体管SW2_1的漏极，并且连接到晶体管Q2_l的基极。晶体管SW2_1的源极耦合到地。晶体管Q2_l的发射极连接到晶体管Q3_l的集电极。晶体管Q3_l的发射极耦合到地。在一个实施例中，晶体管Q3_l的发射极可以通过电阻器耦合到地。在第一跨阻抗放大器12中，与晶体管Q2_l的发射极和晶体管Q3_l的集电极之间的节点相连接的节点NI构造反馈节点。节点NI还连接到输出端子0UT1，由此用作输出节点。另外，第一电阻器RFl的第一端连接到输入节点NO，所述输入节点NO存在于第一跨阻抗放大器12中的输入晶体管QO的基极和输入端子IN之间。第一电阻器RFl的第二端连接到节点NI。由此，第一电阻器RFl是第一跨阻抗放大器12的反馈电阻器。在第一跨阻抗放大器12中，电容器Cl提供为与第一电阻器RFl并联。下面说明第二跨阻抗放大器14。第二跨阻抗放大器14包括输入晶体管Q0、第二晶体管Ql_2和第二电阻器RF2。第二晶体管Ql_2例如是npn双极结型晶体管。第二跨阻抗放大器14可以进一步包括电阻器R2、电容器C2和晶体管SW1_2、Sff2_2, Q2_2和Q3_2。晶体管Sffl_2和SW2_2例如是MOS开关。晶体管Q2_2和Q3_2例如是npn双极结型晶体管。在第二跨阻抗放大器14中，输入晶体管Q0、第二晶体管Ql_2和电阻器R2构造第二级联放大器。第二晶体管Ql_2的发射极连接到输入晶体管QO的集电极。第二晶体管Ql_2的集电极连接到电阻器R2的第一端。电阻器R2的第二端连接到晶体管SW1_2。具体地，电阻器R2的第二端连接到晶体管SW1_2的漏极。晶体管SW1_2的源极连接到电源(例如，Vdd ( 3. 3V)和晶体管Q2_2的集电极。晶体管Ql_2的集电极还连接到晶体管SW2_2和Q2_2。具体地，晶体管Ql_2的集电极连接到晶体管SW22的漏极，并连接到晶体管Q2_2的基极。晶体管SW2_2的源极连接到地。晶体管Q2_2的发射极连接到晶体管Q3_2的集电极。晶体管Q3_2的发射极连接到地。在一个实施例中，晶体管Q3_2的发射极可以通过电阻器连接到地。在第二跨阻抗放大器14中，与晶体管Q2_2的发射极和晶体管Q3_2的集电极之间的节点相连接的节点N2构造反馈节点。节点N2连接到输出端子0UT2，由此用作输出节点。第二电阻器RF2的第一端连接到第一电阻器RFl的第二端，具体地为反馈节点NI。第二电阻器RF2的第二端连接到节点N2。电容器C2被提供成与第二电阻器RF2并联。在第二跨阻抗放大器14中，第一电阻器Rl和第二电阻器R2的串联连接构造第二跨阻抗放大器14的反馈电阻器。控制逻辑16向第一跨阻抗放大器12和第二跨阻抗放大器14提供控制信号。具体地，控制逻辑16向第一跨阻抗放大器12的晶体管Q 1_1、Sff 1_U SW2_1和Q3_l提供控 制信号，以及向第二跨阻抗放大器14的晶体管Ql_2、SW1_2、SW2_2和Q3_2提供控制信号。由此，控制逻辑16启用第一跨阻抗放大器12和第二跨阻抗放大器14之一，并且禁用另一个。为了启用第一跨阻抗放大器12，控制逻辑16提供使晶体管叭_1、03_1和SW1_1启用并且使晶体管SW2_1禁用的信号。为了启用晶体管Ql_l和Q3_l，控制逻辑16向晶体管Ql_l的基极和晶体管Q3_l的基极施加高电压(例如，I. 2V)。为了启用晶体管SW1_1，控制逻辑16向晶体管SW1_1的栅极提供将晶体管SW1_1设定为“导通”的信号。在其中晶体管SW1_1为PMOS开关的情况下，将晶体管SW1_1设定为“导通”的信号为诸如OV的低电压。为了禁用晶体管SW2_1，控制逻辑16向晶体管SW2_1的栅极提供将晶体管SW2_1设定为“关闭”的信号。在其中晶体管SW2_1为NMOS开关的情况下，将晶体管SW2_1设定为“关闭”的信号为诸如OV的低电压。当第一跨阻抗放大器12启用时，第一跨阻抗放大器12以第一速率将在节点NO处接收的输入电流信号转化为输出端子OUTl处的输出电压信号。在启用状态中，电压产生在电阻器Rl和晶体管Ql_l之间的节点BI处和节点NI处。节点NI处的电压对应于输出电压信号。为了禁用第一跨阻抗放大器12，控制逻辑16提供使晶体管叭_1、03_1和SW1_1禁用并且使晶体管SW2_1启用的信号。为了禁用晶体管Ql_l和Q3_l，控制逻辑16向晶体管Ql_l的基极和晶体管Q3_l的基极施加低电压(例如，0V)。为了禁用晶体管SW1_1，控制逻辑16向晶体管SW1_1的栅极提供将晶体管SW1_1设定为“关闭”的信号。在其中晶体管SW1_1为PMOS开关的情况下，将晶体管SW1_1设定为“关闭”的信号为诸如Vdd的高电压。为了启用晶体管SW2_1，控制逻辑16向晶体管SW2_1的栅极提供将晶体管SW2_1设定为“导通”的信号。在其中晶体管SW2_1为NMOS开关的情况下，将晶体管SW2_1设定为“导通”的信号为高电压Vdd。当第一跨阻抗放大器12禁用时，节点BI耦合到地，并且节点NI具有高阻抗。为了启用第二跨阻抗放大器14，控制逻辑16提供使晶体管Q 12、Q3_2和SW1_2启用并且使晶体管SW2_2禁用的信号。为了启用晶体管Ql_2和Q3_2，控制逻辑16向晶体管Ql_2的基极和晶体管Q3_2的基极施加高电压(例如，I. 2V)。为了启用晶体管SW1_2，控制逻辑16向晶体管SW1_2的栅极提供将晶体管SW1_2设定为“导通”的信号。在其中晶体管SW1_2为PMOS开关的情况下，将晶体管SW1_2设定为“导通”的信号为诸如OV的低电压。为了禁用晶体管SW2_2，控制逻辑16向晶体管SW2_2的栅极提供将晶体管SW2_2设定为“关闭”的信号。在其中晶体管SW2_2为NMOS开关的情况下，将晶体管SW2_2设定为“关闭”的信号为诸如OV的低电压。当第二跨阻抗放大器14启用时，第二跨阻抗放大器14以第二速率将在节点NO处接收的输入电流信号转化为输出端子0UT2处的输出电压信号。在启用状态中，电压产生在电阻器R2和晶体管Ql_2之间的节点B2处和节点N2处。在节点N2处的电压对应于输出电压信号。 为了禁用第二跨阻抗放大器14，控制逻辑16提供使晶体管Q1_2、Q3_2和SW1_2禁用并且使晶体管SW2_2启用的信号。为了禁用晶体管Ql_2和Q3_2，控制逻辑16向晶体管Ql_2的基极和晶体管Q3_2的基极施加低电压(例如，0V)。为了禁用晶体管SW1_2，控制逻辑16向晶体管SW1_2的栅极提供将晶体管SW1_2设定为“关闭”的信号。在其中晶体管SW1_2为PMOS开关的情况下，将晶体管SW1_2设定为“关闭”的信号为诸如Vdd的高电压。为了启用晶体管SW2_2，控制逻辑16向晶体管SW2_2的栅极提供将晶体管SW2_2设定为“导通”的信号。在其中晶体管SW2_2为NMOS开关的情况下，将晶体管SW2_2设定为“导通”的信号为诸如Vdd的高电压。在第二跨阻抗放大器14的禁用状态，节点B2耦合到地，并且节点N2具有高阻抗。在上述集成电路10中，第二跨阻抗放大器14的反馈电阻器通过串联连接第一电阻器RFl和第二电阻器RF2来限定。因此，仅第一电阻器RFl的第一端连接到输入节点NO，由此减少了连接到输入节点NO的反馈电阻器的数目。另外，由于与输入节点NO的连接数目小，所以可以减小包括输入节点的配线的长度。因此，减少了输入节点NO处的寄生电容和寄生电感的增加。这提高了跨阻抗放大器的性能。此外，第二跨阻抗放大器14的反馈电阻器的电阻值为第一电阻器RFl的电阻值和第二电阻器RF2的电阻值的和。从而，可以减小第二电阻器RF2的电阻值，并且可以减小第二电阻器RF2的尺寸，使得可以减小其安装面积。下面在一个应用中说明集成电路10中元件的常数，其中集成电路10用作在IEEE802. 3av标准中限定的10G-EP0N非对称系统中的光学线路终端的跨阻抗放大器。在该系统中，10. 3125Gb/S上游信号和I. 25Gb/s上游信号在同一波长带中被时分复用，并且从光学网络单元向光学线路终端传送。由此，用于光学线路终端的光学接收器应该以预定接收器灵敏度来接收具有10. 3125Gb/s和I. 25Gb/s的不同比特速率的光学信号。具体地，IEEE802. 3av中的接收器灵敏度规格，对于10. 3125Gb/s比特速率信号在10_3BER (比特误差率)处要求-28. OdBm的接收器灵敏度，并且对于I. 25Gb/s比特速率信号在10-12BER (比特误差率)处要求-29. 78dBm的接收器灵敏度。通常，通过使噪声特性最小化，同时以大约70%或更大的比特速率保持带宽，来使跨阻抗放大器的接收器灵敏度最佳化。跨阻抗放大器的带宽BW通过表达式BW=A/(2 π RfCin)来表示,这里A表示放大单元的增益,Rf表示反馈电阻器的电阻值，以及Cin表示输入电容。输入电容Cin包括输入晶体管QO的寄生电容、转变为输入节点的相位补偿电容器(电容器Cl和/或电容器C2)的电容(S卩，(1+Α)倍)和输入节点的布线电容。
在IEEE 802. 3av标准中，假定APD (雪崩光电二极管)为光接收光学器件。通常的IOG APD被估计为具有大约O. 2pF的寄生电容。如果初级晶体管QO的电容为O. 3pF，放大单元的增益A为50，相位补偿电容器Cl的电容为10fF，以及布线电容为50fF，则输入电容Cin为I. OpF0利用具有1000 Ω电阻值的第一电阻器RFl，第一跨阻抗放大器12由此能够获得7. 5GHz的带宽。类似地，期望的是，第二跨阻抗放大器14具有900MHz或更大的带宽，以处理I. 25Gb/s的信号。如果反馈电阻器是5000 Ω，并且相位补偿电容器的电容是10fF，那么第二跨阻抗放大器14的带宽就是I. 5GHz，满足期望的带宽。由此，第二电阻器RF2的电阻值为4000 Ω。例如，电容器C2的电容可以是50fF。下面说明接收器灵敏度。假设第一跨阻抗放大器12对于接收10. 3125Gb/s的信号被优化，并且在10_3的BER处具有-28. OdBm的接收器灵敏度。切换到第二跨阻抗放大器14将带宽从7. 5GHz减小到I. 5GHz ο从而，第二跨阻抗放大器14的噪声带也减小了第一跨阻抗放大器12的噪声带的1/5倍，由此使灵敏度提高了 7dB。另外，切换到第二跨阻抗放大 器14增加了反馈电阻值，并且跨阻抗增益增加了 7dB，进一步提高了接收器灵敏度。依据放大单元的噪声性质的接收器灵敏度提高大约为3至5dB。由此，在第二跨阻抗放大器14中，对于IGHz的信号，-38dBm的接收器灵敏度被估计在10_3的BER处。在使用APD作为光接收器件的情况下，10_3的BER和10_12的BER之间的接收水平差大约为6dB。由此，第二跨阻抗放大器14实现了在10_12的BER处-32dBm的接收器灵敏度，满足在IEEE 802. 3av标准中限定的接收器灵敏度。在跨阻抗放大器中，增加对输入节点的配线数目以支持多速率，通常会增加输入电容Cin，并减小带宽，如上面带宽BW的表达式中所表示的。例如，如果在具有50的增益A和对于10. 3125Gb/s信号具有1000 Ω的反馈电阻的跨阻抗放大器中，由于对输入节点的配线的数目增加，输入电容增加了 30fF，则带宽BW从7. 5GHz至7. 3GHz减小了 0.3GHz。为了补偿减小的O. 2GHz的带宽，反馈电阻值应该从1000 Ω减小到970 Ω。反馈电阻值的这种减小使跨阻抗增益减小，并且由此将跨阻抗放大器的接收器灵敏度减小O. I至O. 2dB。同样，输入电容增加50fF，接收器灵敏度减小O. 2至O. 3dB。然而，本实施例的跨阻抗放大器，在没有增加配线数目的情况下，可以支持多速率，由此能够保持接收器灵敏度。下面说明可以用于集成电路10的电路布局。图2是示出根据一个实施例的跨阻抗放大器的布局的平面图。如图2所示，集成电路10包括区域F1、F2、F3和F4。区域F1、F2和F3在第一方向上顺序布置。区域F4在与第一方向相交的第二方向上、与区域FI、F2和F3相邻。区域Fl具有包含节点NO的配线。在本实施例中，第一电阻器RFl提供在区域Fl中。代替地，第一电阻器RF I也可以提供在第四区域F4中。在区域F2中，提供了放大单元Al和A2以及输入晶体管Q0。在第二方向上，输入晶体管QO提供在放大单元Al和A2之间。放大单元Al包括第一晶体管Ql_l、电阻器Rl和晶体管SW1_1、SW2_1、Q2_l和Q3_l。放大单元A2包括第二晶体管Ql_2、电阻器R2和晶体管 SW1_2、Sff 2_2, Q2_2 和 Q3_2。在区域F3中，提供了第二电阻器RF2。连接第二电阻器RF2和第一电阻器RFl的配线延伸通过区域F3和F4。根据图2中示出的布局，第二电阻器RF2和连接第一电阻器RFl和第二电阻器RF2的配线可以提供在除了区域Fl之外的其他区域中。由此，可以减小在第一方向上的区域Fl的宽度。从而，可以减小输入节点NO的寄生电容。第二电阻器RF2可以提供在第四区域F4中。在这种情况下，连接第一电阻器RFl和第二电阻器RF2的配线仅提供在第四区域F4中。下面说明集成电路10的修改。图3是示出根据另一实施例的跨阻抗放大器的电路图。除了集成电路10的组件之外，图3中示出的集成电路IOA还提供有输出子电路18。输出子电路18包括晶体管Q4_1、Q5_1、Q4_2和Q5_2。晶体管Q4_1、Q5_1、Q4_2和Q5_2例如是npn双极结型晶体管。晶体管Q4_l的集电极连接到电源。晶体管Q4_l的基极连接到晶体管Q2_l的基极。晶体管Q4_l的发射极连接到晶体管Q5_l的集电极。晶体管Q5_l的基极连接到晶体管Q3_l的基极。晶体管Q5_l的发射极耦合到地。晶体管Q4_l与晶体管Q2_l操作相类似。晶体管Q5_l与晶体管Q3_l操作相类似。 晶体管Q4_2的集电极连接到电源。晶体管Q4_2的基极连接到晶体管Q2_2的基极。晶体管Q4_2的发射极连接到晶体管Q5_2的集电极。晶体管Q5_2的基极连接到晶体管Q3_2的基极。晶体管Q5_2的发射极耦合到地。晶体管Q4_2与晶体管Q2_2操作相类似。晶体管Q5_2与晶体管Q3_2操作相类似。晶体管Q4_l的发射极和晶体管Q5_l的集电极之间的节点NI’构造第一跨阻抗放大器12的输出节点，并连接到公共输出端子OUT。晶体管Q4_2的发射极和晶体管Q5_2的集电极之间的节点N2’构造第二跨阻抗放大器14的输出节点，并连接到公共输出端子OUT。由此，第一跨阻抗放大器12和第二跨阻抗放大器14可以共享输出节点。下面将说明根据又一实施例的跨阻抗放大器。图4是根据又一实施例的跨阻抗放大器的电路图。图4中示出的跨阻抗放大器还构造为集成电路10B。除了集成电路10的组件之外，集成电路IOB还提供有第三跨阻抗放大器20。第三跨阻抗放大器20包括输入晶体管Q0、第三晶体管Ql_3和第三电阻器RF3。第三晶体管Ql_3例如是npn双极结型晶体管。第三跨阻抗放大器20可以进一步包括电阻器R3、电容器C3和晶体管SW1_3、Sff2_3, Q2_3和Q3_3。晶体管Sffl_3和SW2_3例如是MOS开关。晶体管Q2_3和Q3_3例如是npn双极结型晶体管。在第三跨阻抗放大器20中，输入晶体管Q0、第三晶体管Ql_3和电阻器R3构造第三级联放大器。第三晶体管Ql_3的发射极连接到输入晶体管QO的集电极。第三晶体管Ql_3的集电极连接到电阻器R3的第一端。电阻器R3的第二端连接到晶体管SW1_3。具体地，电阻器R3的第二端连接到晶体管SW1_3的漏极。晶体管SW1_3的源极连接到电源(例如，Vdd ( 3. 3V)和晶体管Q2_3的集电极。晶体管Ql_3的集电极还连接到晶体管SW2_3和Q2_3。具体地，晶体管Q 1_3的集电极连接到晶体管SW2_3的漏极，并且连接到晶体管Q2_3的基极。晶体管SW2_3的源极连接到地。晶体管Q2_3的发射极连接到晶体管Q3_3的集电极。晶体管Q3_3的发射极耦合到地。在一个实施例中，晶体管Q3_3的发射极可以通过电阻器耦合到地。
在第三跨阻抗放大器20中，与晶体管Q2_3的发射极和晶体管Q3_3的集电极之间的节点相连接的节点N3构造反馈节点。节点N3还连接到输出端子0UT3，由此用作输出节点。第三电阻器RF3的第一端连接到第二电阻器RF2的第二端，具体地为反馈节点N2。第三电阻器RF3的第二端连接到节点N3。电容器C3被提供成与第三电阻器RF3并联。在第三跨阻抗放大器20中，第一电阻器RF I、第二电阻器RF2和第三电阻器RF3串联连接，由此构造第三跨阻抗放大器20的反馈电阻器。在集成电路IOB中，控制逻辑16B向第一跨阻抗放大器12、第二跨阻抗放大器14和第三跨阻抗放大器20提供控制信号。由此，使第一跨阻抗放大器12、第二跨阻抗放大器14和第三跨阻抗放大器20之一启用，并且使其他跨阻抗放大器禁用。为了启用第三跨阻抗放大器20，控制逻辑16B提供使晶体管Ql_3、Sffl_3和Q3_3启用和使晶体管SW2_2禁用的信号，与第一和第二跨阻抗放大器的情形相类似。为了禁用第三跨阻抗放大器20，控制逻辑16B提供使晶体管Ql_3、Sffl_3和Q3_3禁用和使晶体管·SW2_2启用的信号，与第一和第二跨阻抗放大器的情形相类似。当第三跨阻抗放大器20启用时，第三跨阻抗放大器12以第三速率将在节点NO处接收的输入电流信号转化为输出端子0UT3处的输出电压信号。在启用状态中，电压产生在电阻器R3和晶体管Q13之间的节点B3处和节点N3上。节点N3处的电压对应于输出电压信号。在第三跨阻抗放大器20的禁用状态中，节点B3耦合到地，并且节点N3具有高阻抗。根据本发明的跨阻抗放大器可以具有支持三个或更多个比特速率的多个跨阻抗放大器，如集成电路IOB所示出的。此外，前电阻器和后电阻器的串联连接限定了后跨阻抗放大器的反馈电阻器。由此，可以减小连接到输入节点NO的配线的数目。另外，可以减小作为一部分反馈电阻器的后电阻器的电阻值，并且由此可以减小后电阻器的尺寸。下面在一个应用中说明集成电路IOB中的元件的常数，其中第一跨阻抗放大器12支持10Gb/s信号，第二跨阻抗放大器14支持2. 48Gb/s信号，以及第三跨阻抗放大器20支持I. 24Gb/s信号。2. 48Gb/s和I. 24Gb/s的比特速率在ITU-T G. 984建议中限定为G-PON010Gb/s的比特速率被讨论作为下一代PON。在集成电路10中与上述相似的布局中，如果第一电阻器RFl具有1000 Ω的电阻，并且电容器Cl具有IOfF的电容，则第一跨阻抗放大器12具有7. 5GHz的带宽。如果第二电阻器RF2具有2000 Ω的电阻，并且电容器C2具有30fF的电容，则第二跨阻抗放大器14具有2. 5GHz的带宽。如果第三电阻器RF3具有2000 Ω的电阻，并且电容器C3具有50fF的电容，则第三跨阻抗放大器20具有I. 5GHz的带宽。由此，第一至第三跨阻抗放大器确保了比特速率的大约70%或更大的带宽。下面说明接收器灵敏度。假设第一跨阻抗放大器12的接收器灵敏度是最佳的，以便在10_3的BER处实现-28dBm的接收器灵敏度。在这种情形下，第二跨阻抗放大器14的反馈电阻器的电阻值是3000 Ω，其是第一跨阻抗放大器12的反馈电阻器的电阻值的三倍。由此，在第二跨阻抗放大器14中，噪声带是第一跨阻抗放大器12的噪声带的1/3倍，以及跨阻抗增益增至三倍。从而，在第二跨阻抗放大器14中，灵敏度被估计提高大约7至9dB，实现了在10_3的BER处-35. OdBm的接收器灵敏度。第三跨阻抗放大器20实现了在10_12的BER处-32. OdBm的接收器灵敏度。
下面说明可以用于集成电路IOB的电路布局。图5是示出根据一个实施例的跨阻抗放大器的布局的平面图。相对于图5中示出的电路布局，在此说明与图2示出的布局的不同。如图5所示，在第二区域F2中进一步提供了放大单元A3。放大单元A3包括第三晶体管Ql_3、电阻器R3和晶体管SW1_3、SW2_3、Q2_3和Q3_3。在第三区域F3中，进一步提供了第三电阻器RF3。连接第三电阻器RF3和第二电阻器RF2的配线延伸通过第三区域F3。根据图5中示出的布局，第二电阻器RF2、第三电阻器RF3、连接第一电阻器RFl和第二电阻器RF2的配线以及连接第二电阻器RF2和第三电阻器RF3的配线可以提供在除了区域Fl之外的其他区域中。由此，可以减小第一方向上的区域Fl的宽度。从而，可以减小输入节点NO的寄生电容。下面说明集成电路IOB的修改。图6是示出根据又一实施例的跨阻抗放 大器的电路图。除了集成电路IOB的组件之外，图6中示出的集成电路IOC还提供有输出子电路18C。相对于输出子电路18C，在此说明与输出子电路18的不同。除了输出子电路18的组件之外，输出子电路18C包括晶体管Q4_3和Q5_3。晶体管Q4_3的集电极连接到电源。晶体管Q4_3的基极连接到晶体管Q2_3的基极。晶体管Q4_3的发射极连接到晶体管Q5_3的集电极。晶体管Q5_3的基极连接到晶体管Q3_3的基极。晶体管Q5_3的发射极耦合到地。晶体管Q4_3与晶体管Q2_3操作相似。晶体管Q5_3与晶体管Q3_3操作相似。晶体管Q4_3的发射极和晶体管Q5_3的集电极之间的节点N3’构成第三跨阻抗放大器20的输出节点。除了节点NI’和N2’之外，节点N3’还连接到公共输出端子OUT。由此，三个或更多个跨阻抗放大器的输出节点可以连接到公共输出端子。下面说明光学检测系统，上面说明的跨阻抗放大器或输出电路可以用于该光学检测系统。图7示出了根据一个实施例的光学检测系统。图7中示出的系统30可以用于光学通讯系统的各种应用。系统30具有光检测器32、跨阻抗放大器34 (例如，集成电路10、10AU0B或10C)和限幅放大器36。在本实施例中，光电探测器32是电流源。光检测器32可以是光电二极管，例如，其接收光子并响应于其而产生电流信号(例如，光电流)。例如，跨阻抗放大器34从光电探测器32接收电流信号，并以多个速率中的一个速率将电流信号转换成电压信号。限幅放大器36接收来自跨阻抗放大器34的电压信号，并衰减该电压信号，例如，由此保护系统30中的后级免受输入驱动过度。虽然已在各种实施例中说明和描述了本发明的原理，但是对于本领域的技术人员来说很明显，在没有偏离这些原理的情况下，可以对本发明的布置和细节进行修改。本发明不限于实施例中公开的特定结构。因此，我们要求由权利要求的精神和范围获得的所有变化和修改的权利。参考标记列表10，10A, 10B, IOC :集成电路(跨阻抗放大器)；12 :跨阻抗放大器；14 :第二跨阻抗放大器；16，16B :控制逻辑；18，18C :输出子电路；20 :第三跨阻抗放大器；IN :输入端子；NO :输入节点；N1-N3 :反馈节点；0UT :公共输出端子；0UT1，0UT2，0UT3 :输出端子；Q0 :输入晶体管；Q1_1 :第一晶体管；Q1_2 :第二晶体管；Q1_3 :第三晶体管；Q2_1，Q2_2, Q2_3, Q3_l,b L
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权利要求
1.一种集成电路，其包括 第一跨阻抗放大器，所述第一跨阻抗放大器包括 输入晶体管，所述输入晶体管连接至输入节点； 第一晶体管，所述第一晶体管以级联方式耦合于所述输入晶体管； 第一电阻器，该第一电阻器具有连接至所述输入节点的第一端和连接至反馈节点的第二端；以及 开关，该开关用于使所述第一跨阻抗放大器在启用状态和禁用状态之间切换；以及 第二跨阻抗放大器，所述第二跨阻抗放大器包括 所述输入晶体管； 第二晶体管，所述第二晶体管以级联方式耦合于所述输入晶体管； 所述第一电阻器； 第二电阻器，该第二电阻器具有第一端和第二端； 开关，该开关用于使所述第二跨阻抗放大器在启用状态和禁用状态之间切换，其中，所述第二电阻器的所述第一端连接至所述第一电阻器的所述第二端，并且所述第二电阻器的所述第二端连接至所述第二跨阻抗放大器的反馈节点。
2.根据权利要求I所述的集成电路，进一步包括 控制逻辑，所述控制逻辑对所述第一跨阻抗放大器的所述开关和所述第二跨阻抗放大器的所述开关提供控制信号，以使得所述第一跨阻抗放大器和所述第二跨阻抗放大器中的一个被设定成启用状态，同时使所述第一跨阻抗放大器和所述第二跨阻抗放大器中的另一个被设定成禁用状态。
3.根据权利要求I和2之一所述的集成电路，进一步包括 第一区域、第二区域和第三区域，所述第一区域、所述第二区域和所述第三区域被沿第一方向依次布置；以及 第四区域，所述第四区域在与所述第一方向相交的第二方向上与所述第一至第三区域相邻， 其中，在所述第一区域中设置有包括所述输入节点的配线， 在所述第二区域中设置所述输入晶体管、所述第一晶体管、所述第一跨阻抗放大器的所述开关、所述第二晶体管和所述第二跨阻抗放大器的所述开关， 其中， 所述第一电阻器设置在所述第一区域和所述第四区域之一中， 所述第二电阻器设置在所述第三区域和所述第四区域之一中，并且， 连接所述第一电阻器的所述第二端和所述第二电阻器的所述第一端的配线延伸穿过所述第四区域。
4.一种跨阻抗放大器，其包括 第一跨阻抗放大器，所述第一跨阻抗放大器包括 输入晶体管，所述输入晶体管连接至输入节点； 第一晶体管，所述第一晶体管以级联方式耦合于所述输入晶体管； 第一电阻器，所述第一电阻器具有连接至所述输入节点的第一端和连接至反馈节点的第二端；以及开关，该开关用于禁用所述第一跨阻抗放大器；以及 第二跨阻抗放大器，所述第二跨阻抗放大器包括 所述输入晶体管； 第二晶体管，所述第二晶体管以级联方式耦合至所述输入晶体管； 所述第一电阻器； 第二电阻器，所述第二电阻器具有第一端和第二端； 开关，该开关用于禁用所述第二跨阻抗放大器， 其中， 所述第二电阻器的所述第一端连接至所述第一电阻器的所述第二端，并且所述第二电阻器的所述第二端连接至所述第二跨阻抗放大器的反馈节点。
5.一种系统，其包括 电流源；以及 集成电路，所述集成电路将来自所述电流源的电流转换成电压， 所述集成电路包括 第一跨阻抗放大器，所述第一跨阻抗放大器包括 输入晶体管，所述输入晶体管连接至与所述电流源相连接的输入节点； 第一晶体管，所述第一晶体管以级联方式耦合于所述输入晶体管； 第一电阻器，所述第一电阻器具有连接至所述输入节点的第一端和连接至反馈节点的第二端；以及 开关，该开关用于禁用所述第一跨阻抗放大器；以及 第二跨阻抗放大器，所述第二跨阻抗放大器包括 所述输入晶体管； 第二晶体管，所述第二晶体管以级联方式耦合于所述输入晶体管； 所述第一电阻器； 第二电阻器，所述第二电阻器具有第一端和第二端； 开关，该开关用于禁用所述第二跨阻抗放大器， 其中， 所述第二电阻器的所述第一端连接至所述第一电阻器的所述第二端，并且所述第二电阻器的所述第二端连接至所述第二跨阻抗放大器的反馈节点。
全文摘要
一种集成电路，其设置有第一跨阻抗放大器和第二跨阻抗放大器。在该集成电路中，第一跨阻抗放大器和第二跨阻抗放大器之一被设定为启用状态，另一个被设定为禁用状态。第一跨阻抗放大器和第二跨阻抗放大器共享输入晶体管。第一跨阻抗放大器具有在其反馈节点和连接到输入晶体管的输入节点之间提供的第一电阻器。第二跨阻抗放大器具有在其反馈节点和第一电阻器之间提供的第二电阻。第二跨阻抗放大器的反馈电阻器利用第一电阻器和第二电阻器的串联连接来构成。
文档编号H03F3/68GK102918766SQ201180027449
公开日2013年2月6日 申请日期2011年2月14日 优先权日2010年6月3日
发明者梅田大助 申请人:住友电气工业株式会社